减少组件的数模解码器和方法

专利名称：：减少组件的数模解码器和方法
技术领域：
：本发明涉及数模(D/A)转换器，更具体地涉及使用P-型和N-型解码器的数/模解码器，其可用于LCD/LED或类似显示阵列的驱动器。
背景技术：
：D/A转换器/解码器在现代电子学中具有广泛的应用。通常，D/A转换器提供对于数字输入的模拟输出。例如，现〗戈显示器中的显示元件形成为发光元件的二维阵列，该发光元4牛统称为液晶、发光二才及管(LED)、有才几发光二极管(OLED)、等离子电池等，表面传到电子发射显示器(SED)。发光元件布置为二维阵列。每个元件表示阵列中的一个像素，并且可包括一个或多个有效组件。例如彩色液晶显示器(LCD)通常在每个像素包括至少三个晶体，每个晶体表示这个像素的一种色彩组成。这三个晶体与背景光一起形成可用显示任何颜色像素的发光元件。由于每个显示器由大量独立的显示元件制成，因此需要适当的驱动电^^。由于每个显示元件通常形成有三个彩色发光组件，所以驱动电路通常对于每个像素包括三个独立的驱动元件。马区动电路通常包括多个D/A转换器，其每个包括数字解码器，用于输出合适的;f莫拟驱动电压或电流以驱动单独的显示元件。通常的D/A解码器使用大量的晶体管开关形成从而4是供^4居待解码的的数字值选择的输出模拟电压。一个这样的设计使用互补金属氧化物半导体(CMOS)开关，要求每个开关至少有两个晶体管。因为新的显示器比传统的CRT显示器轻薄-得多，所以它们可以小型化并且可以成为各种电子设备(包括电视、计算机监视器)和1更携设备(如数字媒体播放器、移动电话、个人数字助理、MP3播放器等)的一部分。在这种设备中，需要减少晶体管的数量，因为减少晶体管#t量可以减少功率;肖苷毛。更一4殳地，这种具有更少集成电^各的集成电^各和功能才莫块的制造消耗更少的能源并且占据更小的空间。因此，需要具有更少组件的数模解码器。
发明内容按照本发明一个方面，4吏用P-型和N-型晶体管开关而不是传统的COMS开关形成n位D/A解码器。每个P-型和N-型开关可由比用于形成CMOS开关更少凌t量的晶体管形成，由此减少总的晶体管数量。在一个实施例中，n位D/A解码器包括4吏用P-型晶体管(如p沟金属氧化物硅晶体管(PMOS))形成的n-l位解码器，以提供高于第一门限的输出电压；以及由N-型晶体管(如n沟金属氧化物硅晶体管(NMOS))形成的n-l位解码器，提供低于第二门限的输出电压。该第二门限可以高于第一门限。该PMOS和NMOS解码器提供有n-1位解码器输入。由该解码器其余位控制的开关选择是否将PMOS或者NMOS解码器的输出作为这个解码器的llr出。该NMOS和PMOS解码器的模拟输入选择为低于以及高于这些门限，8从而只需要PMOS开关和NMOS开关用来分别形成该PMOS和NMOS解码器。对比CMOS开关，晶体管显著减少。可选地，待解码的n位输入可以调节(即搮:作)以确保产生高于第二门限的模拟电压的数字值由该PMOS解码器解码以及产生低于第一门限的模拟电压的数字值由该PMOS解码器解码。在该第二和门限之间的电压由该NMOS或PMOS解石马器解石马。在一个实施例中，对于4壬何H字输入，D/A解码器在时钟的交^,周期中输出高于第一门限的值和低于第二门限的值。反相器在这个时钟的每个交替周期调节输入数字数据。可选地，在每个交替周期提供不同(但是类似极性)模拟电压至该D/A解码器。按照本发明一方面，提供了一种将n位凄t字输入信号转换为冲莫拟输出信号的方法，包括4艮据所述n位tt字输入信号，4吏用多个p-型晶体管开关从模拟电压中选择高于第一门限的第一模拟电压；根据所述n位数字输入信号，使用多个n-型晶体管开关从模拟电压选择低于第二门限的第二模拟电压，该第二门限高于所述第一门限；才艮据所述n位数字输入信号，选4奪该第一冲莫拟电压和所述第二模拟电压之一作为所述^^莫拟输出。按照本发明另一方面，提供一种将数字值转换为模拟输出信号的方法，包括将所述数字值接收为n位；使用n-l位PMOS解码器解码n-1个所述位以提供数值高于门限电压的才莫拟PMOS解码器输出信号；使用n-1位NMOS解码器解码n-1个所述位以提供数值低于所述门限的NMOS解码器输出信号；选^^所述NMOS解码器输出和所述PMOS解码器输出信号之一以^是供所述才莫拟输出信号.4安照本发明另一方面，冲是供一种数才莫解码器包括接收n位数字输入的n个输入；n-l位PMOS解码器，解码n-l位所述数字输入以提供数值高于门限电压的模拟PMOS解码器输出信号；n-1位NMOS解码器，解码n-l位所述数字输入以提供数值低于所述门限电压的模拟NMOS解码器输出信号；选择器，用于选择所述NMOS解码器输出和所述PMOS解码器输出信号之一以提供所述模拟输出信按照本发明又一方面，提供一种包括p-型晶体管和n-型晶体管开关的数模解码器接收n位数字输入的n个输入；多个p-型晶体管开关，用于根据所述n位数字输入信号从模拟电压中选择高于第一门限的第一模拟电压；多个n-型晶体管开关，用于根据所述n位数字输入信号从模拟电压中选择低于第二门限的第一模拟电压，所述第二门限高于所述第一门限；选择器，用于选择所述第一和第二模拟电压之一以提供所述模拟输出信号。在结合附图阅读下面本发明具体实施例的描述后，本领域的技术人员将清楚本发明的其他方面和特征。在附图中仅作为示例来说明本发明的实施例，图1示意性i兌明一个显示器，包4舌布置为二维阵列的LCD元件；图2是传统的LCD驱动器的框图，用于驱动图l的显示器；图3是在图2的LCD驱动器中使用的n位D/A解码器的框图；图4是图3的D/A解码器的CMOS晶体管开关的示意图5是用来为图3的n位解码器提供具有m个伽马修正电平的2n个才莫拟电压电平的电阻网络的示意图；图6是本发明实施例的示例的n位D/A解码器的框图；图7和8是图6解码器的NMOS和PMOS晶体管开关的示意图；图9说明操作图4、7和8的晶体管开关的门限电压；图10是本发明一实施例的示范、用于驱动类似图l显示器的LCD驱动器一部分的示意性框图；图11是本发明另一实施例的示范、更多n位D/A解码器的示意性框图；图12是用在图10的D/A解码器中的数据位的控制逻辑的示意性才匡图；以及图13和14是本发明实施例的示范、交替D/A解码器的示意性框图。具体实施例方式图1是传统的显示器10的局部示意图，其为液晶显示器(LCD)面才反的形式。如所述的，多个发光元件12(每个包括一个薄膜晶体管(TFT)14和多个液晶16)布置为二维阵列18。在该示例实施例中，阵列18的大小为qxr。示例的晶体管14为场效应晶体管(FETs)。在该阵列18的一列内形成每个元件12的晶体管的源极线(SO)互连。类似地，在一行内晶体管的栅极线(GO)互连。每个晶体管用于改变互连的液晶16的方4立，乂人而改变透过该晶体的特定颜色光的量。更具体地，在当前激活行中的源极线(SO)的模拟电压改变相关'液晶16的状态。一个4亍是通过置4立(asserting)那个行公共的栅极线(GO)来激活的。在有限的持续时间内，该液晶16由于其本身的电容Q,c和存々者电容器(storagecapacitor)Cst而寸呆持在其改变状态。Cst与液晶16并联以进一步增加液晶16保持在其所需状态的时间。如所述，一个显示4象素通常由三个紧密靠近的液晶形成，其中每个控制由各元件发出的红、绿、蓝光的量。如图2所示，驱动器20可用来同时驱动在显示器10—4亍内的所有q源极线(SO)。如所示，驱动电路20包括q个n位加载寄存器24,其每个从采样寄存器(未示)接收表示二维图像的行中一个像素的数据元素。每个n位加载寄存器24提供输出至n位电平移位器26，其转而提供到数模转换器30,该转换器包括n位解码器32和运算放大器28(作为緩冲器)。电平移位器26将寄存器24中信号的数字电压电平移位至与n-位解码器32相容的电平。n位解码器32输出模拟输出信号，其范围在VoJ^,,对应该n位输入值。如将显而易见的，Vo^一,可选择为提供非线性、伽马(GAMMA)修正、基准电压。仂。马^务正通常在CharlesPoynton'sGammaFAQ中描述，可以在Intemet上的页面www.povnton.com/GammFAO.html获得。其内容4争此通过引用结合在这里。运算放大器28作为緩沖器，并且提供孤立的模拟信号，用来驱动阵列18互连的源极线(SO)。开关34与每个输出相关联，控制该模拟输出何时提供至源极线。栅极驱动器40能够置位与阵列18每行关联的栅极线(GO)，并因此起到行选4奪器的作用。通过施加预先确定的电压来置位这些4册极线，由此允"i午电流在相关4亍的FET中从源极流到漏极。这样，栅极驱动器40具有多个r输出(每个在激活时提供固定的输出)以驱动阵列28互连的极线(GOk)。栅极12驱动器40由时钟输入(ROW—CLK)来控制。在ROWJ^LK的边沿，被置位的栅才及驱动器40的r输出的输出前进。运行中，栅极驱动器40置位单个行中的栅极线GOj(见图1)。从存储器(未示)读取在具有q数据元素的显示器10上显示的图像对应的行并且^是供到加载寄存器22。n位电平移位器26移位加载寄存器22的数据并且将移位后的数据提供到n位解码器32,其转线(SO,至SOq)的模拟输出(D/A,至D/Aq)。在一行数据提供到当前置位的列的源极线(SO,至SOq)后，将q新釆样提供到加载寄存器22,其转而在4,进置位的4册一及线以及再次激活开关34后驱动显示元件的下一4于。对于该显示器的全部4于重复这个过禾呈。由于电容Qc和Ca与每个液晶16相关，每个显示元件12保持其状态，同时在阵列18其余r-l行中的元件由数模转换器30来更新(即r个循环的ROW一CLK)。如现在将认识到的，驱动器20对于一样中的每个显示元件包括n位电平移位器、n位解码器和运算》文大器。为了驱动q列(即qxr)显示器，驱动器20因此包括q个这种电平移位器、解码器和运算放大器。图3说明传统的n位数模解码器32，其可用于驱动如图1中显示器10的元件12的显示元件。如所示，D/A解码器32接收n位数字输入D(D。，D"D2，…，D^)和在输入I。，I!，12，…，/，,的2—l2"个模拟输入。解码器32包括2(2n-l)个模拟开关54，布置为n列。每个开关54具有模拟输入(IN)和输出(OUT)。控制输入(CON)和其反向控制输入(BCON)控制是否将输入的信号呈现在其输出上。每个歹'J中才目^卩的才莫扣乂开关54(侈寸3口开关54a和54b)具有它O的控制输入CON和BCON,互补互连(开关54a的控制输入CON连接到开关54b的反向控制输入)以及它们的输出并联。这样，两个相邻开关(例如开关54a，54b)起到选择器的作用在输出OUT呈现的信号是在这两个晶体管开关任一个的输入上的信号。例如提供到开关54a的|0或|是供到开关54b的11呈现在开关54a、54b组成的选择器的输出，而取决于开关54a、54b的控制输入CON(及其反向BCON)。每个列中的每隔一个晶体管开关54的控制输入(CON)可以互连以4妄收该n位数字凄t据BD位互补的一位(D(),Dl...，Dn.j)。在每列中的其余晶体管开关54的控制输入(CON)可以互连以接受该n位数字数据BD的一位(BDo,BD!,...，BD^)。BD可以使用合适的n为反相器(未示)形成。在一列中四个开关54的输出提供下一列中两个开关54的输入，还作为选4奪器。这样，该n控制输入允许选择在解码器32的D/A转换器输出D/A。ut的输入Io至/2—,处呈现的2n个输入电压(V0,Vt，V2,…，)的4壬一个。由于每个开关54是由两个互补的控制输入(CON和BCON)控制的，当控制输入CON二l(VH)和BCON二0(V。时，开关54将打开，当控制输入CON-0(VL)和BCON-l(VH)时，开关54将关闭。电压VH和VL分别表示逻辑高和低。例如，Vh可以是电源电压和V^可以是4妄i也。每个开关54可形成为晶体管开关。通常，这种晶体管开关使用金属氧化物半导体(MOS)晶体管形成。一种合适的用作开关54的MOS开关在图4中示出。如所示，每个开关54包4舌两个MOS晶体管56、58,—个P沟MOS(PMOS)晶体管56和一个N-沟MOS(NMOS)晶体管58,布置为每个晶体管56、58的源4及背对背，连接至晶体管56、58的另一个的漏极。这种晶体管互连提供互补MOS(CMOS)开关54。CMOS和别的MOS晶体管开关在CMOSAnologDesign中详细描述(P.E.Allen等人，牛津大学出版社(OxfordUniversityP固)，USA，第二版(200年1月15日))，其内容特此通过引用结合在这里。CMOS开关54用来确保开关输入(源极)对在开关54正常运行范围内的控制输入(栅极)电压没有影响。具体地，如本领域技术人员将认识到的，PMOS晶体管58(作为开关连接)只是当栅极至源极电压低于电压(Vtp)时才完全导通，(即Vgs〈Vtp,对于增强型PMOS:VTP<0)。如果Vc^VL,那么源才及电压必须超过第一门限以导通，即Vs〉VL+IVtpI。NMOS晶体管(作为开关连接)仅当棚-极至源极电压大于电压(VTN)时才完全导通(即Vgs〉Vtn，对于增强型NMOS:Vtn〉0)。如果Vg二VH，那么源极电压必须小于第二门限，即Vs〈VH-Vtn。将NMOS和PMOS晶体管56、58的源极与漏极连接，确保当Vcon-VH以及Vbcon-VL施加到该NMOS和PMOS晶体管56、58的栅极时，这两个晶体管56、58的至少一个对于Vn^VLVH的全部输入范围是导通的。值得注意的是，第二门限电压V^VH-VTO通常大于(或等于)该第一门限电压V^VL+IVTpl，因此可能产生与晶体管56和58的工作电压重叠的范围。门限电压V「VH-Vtn和Vs二VL+IVtpI与VL和VH之间的关系在图9中示出。由于对单个开关54上的电压没有限制，所以对解码器32(图3)在开关54正常工作电压范围内(例如在V^和VH之间)的电压输入Vo，Vp…，「n也没有限制。然而，由于每个开关54需要两个晶体管56，58，n位解码器32通常将需要至少4(2n-l)个晶体管。因此对于6位D/A转换器/解码器，总是使用至少252个晶体管来形成类似32的D/A解码器。实际上，如下详细描述的，解码器32的面积优化设计通常需要多于这个数量的晶体管。本发明实施例的示范中，一个D/A解码器IOO形成为主要具有P-型(例如PMOS)晶体管开关102和N-型(例如NMOS)晶体管开关104，如图6所示。图6的解码器单独的NMOS和PMOS晶体管开关分别在图7和8中说明。PMOS晶体管开关102仅能够将电压转变为等于或高于该第一门限，VS=VL+|VTP|，而NMOS晶体管开关104仅能将输入电压转变为低于该第二门限Vs=VH-V,如图9所示。如图6所示，PMOS开关102形成2"位PMOSD/A解码器120,用于高于VL+IVTpl电平的模拟输入Io/f,。NMOS开关104类似地形成2^'位NMOSD/A解码器122,用于低于VH-VTO电平的沖莫拟输入/，,~/，,。解码器120和解码器122的输出可^f吏用由一个PMOS开关22—l124和一个NMOS开关126形成的选纟奪器来组合。正如现在应当清楚的，D/A解码器100最适于^是供高于VL+IVTpl的2"模拟输出电压(对应2n-独特的数字输入)和低于VH-VTN的2"模拟电压(对应其余的2"独特的数字输入)。高于VL+IVTpl的输入电压可以由PMOS解码器120解码，低于VH-Vtn的电压可由NMOS解码器122解码。为了避免LCD显示元件12老化，周期性改变施加到每个液晶的电压。即，对于相同的输入数字数据D,液晶16应当使用不同电平的源极线输出充电。为此，极性控制信号POL—CLK可控制两个电压的哪一个用于数字数值D。例如，当POL—CLK=0，该源极线输出￥+(D)和所有元件12的/>共电核3殳为VCOM=VCOMlj;当POL—CLK=1，该源极线输出V-(D)和所有元件12的公共电极设置为Vco!vrVcoMH,以及根据需要￥+(D)-VCOML=VCOMH-V-(D)。对于传统的LCD驱动器(图3),通常，4吏用D/A解码器32通过施力口一纟且仂口马(gamma)<奮正的丰叙入电压({VGAMMa}={VGAMMA1,V+G崖MA2，…V+GAMMAm〉或16{V-GAMMa}={V-gamMA1，V-GAMMA2，...V-GAMMAm})至电阻网络62而将合适的电压Vo,Vj，提供到显示器，如图5所示。在该网络62中的多个电阻64用作分压器以将V+o至广2M(或者V-()至r-2"-,)提供到解码器32。可提供两组伽马修正输入电压(V+gamma》或{VGAMMA}，乂人而凄史1直^展荡(V+o/V-o至r+2"V厂2M)的电压可施力口到元件12的每个晶体16(图l)。所施加的电压的电压根据极性时钟信号(POL_CLK)电平振荡。具体地，gPOL_CLK=0，施加《V+gamma》；当POL—CLK=1，施力口(Vgamma)。因此，在转换器52的输入D。至D^(D)施加的每个数字值会根据具体极性时钟周期而在D/A。ut,V+(D)/V-(D)施加两个不同的电压。注意，由于每对vVv对应同样的颜色/强度，所以V+GAMMA1〉V+GAMMA2，…〉V+GAMMAm，以及VGAMMA1<VGAMMA2，…〈VGAMMAm。V+GAMMAm和V+GAMMAm通过v+GAMMAm+vcOML=vc。MH-v-GAMMAm相关耳关。在所描述实施例中，V+GAMMA.j+VCOML=VcOMH-VGAMMAj。？文哭{V+GAMMA}和{VGAMMA}的<直利用￥+(D)-VCOML=VCOMH-V-(D)调节该D/A转换器的非线性。IO的才莫拟电压，以及可具有许多本领域才支术人员可以理解的其他用途。然而，如上描述的，为了驱动传统的LCD阵列，每个凄t据输入D只于应两个电压-在两个不同电压，耳又决于当前杉H生时4中(POL—CLK)周期。因此，解码器100不能用作解码器32的替代品。即，^f吏用图5的网络62仅仅在图3的解码器32中施加电压V+AT是不起作用的，因为施加到输入Io，I!,.../2—(即Vo,VpV2,…r^)的电压必须l呆持为高于VL+IVTpl，而施力口到專#入/2_,，/2—1+1.../2。_,(即，r2_,,，)的电压必须保持低于VH-VxN。因此，本发明的实施例的示范中，选择{V+gamMa}={V+gaMMA1，V+GAMMA2，…VGAMMAm}或{VGAMMA}{VGAMMA1,VGAMMA2，…VGAMMAm}，其中VGAMMA1〉VGAMMA2，…〉VGAMMAm以及VGAMMA1>VGAMMA2，…〉Vgamma,",并且在极性时钟(POL-CLK)的交变周期中施加到电阻梯(resistorladder),以在解码器IOO的输入lo至/n生成V+o至rV-,和V-o至广2"-,。同时，才艮据需要，可以在时钟130的交变极性时钟周期中调整数据以确保提供高于VL+|VTP|的输出电压的数字输入被PMOS解码器120始终如一地解码，以及提供低于VH-V，输出电压的数字输入由NMOS解码器122解码。在所描述的实施例中，图10中i兌明包4舌在两个集合(V+GA薩A)和(V—GA醒A)之间转变的逻辑的电路150。如所示，m个多路调制器152用来在{V+GAMMA}或{V-GAMMA}中选择以将他们提供到电阻网络154(类似图5的电阻网络60)的m个输入，用作分压器。网络154转而将集合(V0+，V/，…，广2''—J或(V。-，V卩，…，分别提供至解码器100的模拟输入10，12，...，/，，。2—l另一多^各解调器156在D和其位补码万(由反相器158输出)之间选择以将其提供到转换器100的数字输入(经由采样寄存器，加载寄存器，和电平移位器，像图2的加载寄存器24和电平移位器26)。多路解调器152和156由极性时钟信号POL—CLK定时。当POL—CLK=0，多路解调器152选择(V+G雄MA)作为其输出，多路解调器156选择万作为其输出，并使得万作为解码器100数据4立举斩入以及(V。+,V+，…，F+2"画，)作为才莫拟丰命入10,12,…，/。2-l当POL—CLK=1,多路解调器152选择《VGAMMA)作为其输出，多路解调器156选才奪D作为其输出，并使D作为解码器100的数据位输入以及(v。-，vr，…，r-2"-,〉作为该才莫拟丰ir入i0，i2,…，/，_'。因此，只于18于输入数据D,gPOL_CLK=0,解码器的输出是Vm+,其中m-D以及Vcom二Vco亂；当POL—CLK=1,解码器输出是Vm,其中m二D和Vcom=Vcomh。那么尽管V。+〉V广〉…〉K+2"-,以及V。—〉V「〉…〉r—2"-i，仍可以实现￥+(D)-VCOML=VCOMH-V-(D)。这样，通过反相数据D的位，可以通过解码器120转换高于VL+VTP的输出电压(对于集合gamma》或(V—ga羅J)，而可通过解码器122转换低于VH-Vtn的车#出电压。实际上，由于高于VL+IVtpI的电压与^f氐于VH-ViK的电压具有重叠的范围(在图9中示出)。为了解码VL-VH范围的模拟输出的0到2n-1的数字数据，将两组模拟输入电压提供到PMOS和NMOS解码器的输入，以便确保提供高于VH-VxN输出电压的数字输入一直由PMOS解码器120解码，提供低于VL+IVipl输出电压的数字输入一直由NMOS解码器122解码，以及提供VL+IVTpl和VH-VTN之间输出电压的数字车lr入可由PMOS解码器120或NMOS解码器122解码。网*备60(或网全各154)的电压IIT出进一步在图5中示出。如所示，网络1S4的产(第i个)输出，在施加集合{￥+(3扁嫩}后是对应POL—CLK=0的正周期的模拟电压V+j，以及在施加集合{V-GAMMA}后，该梯型网络(ladder)154的ith输出对应于POL—CLK=1负周期对应的模拟电压V—j。《V+ga固"和(V-g層ma)是具体伽马修正非线性数才莫转换(对应一伽马曲线)的基准电平，并且可以选择匹配具体的显示器。如还将要了解的，上述解码器具有许多用途，包括如所公开的显示器驱动器，或用于其他显示器驱动器，或用于其他需要数模转换(包括非线性数模转换)的电路/装置。可以很容易的形成使用其他合适工作门限电压和VTP、VTN值工作的转换器。19解码器100可进一步通过在不使用时有效降低PMOS解码器或NMOS解码器的能耗而改良为消耗更少功率。图11示出改良的解码器100',其中在N-型D/A解码器120，(类似解码器120)的第一列中的开关102'或在P-型解码器122'(类似解码器122)第一列中的开关104，可以使用一个或多个额外控制输入全部关闭。具体地，不是使用DO位(以及其补码(BDO))来控制开关102',在N-型解码器120，和P-型解码器122，的第一列使用四个控制输入D00，DOl，D02和D04。控制^T入D00和D01用来控制N-型解码器120'，控制输-入D02和D03用来控制P-型解码器122'。Y更利地，控制输入DOO和DOl可用来关闭N-型解码器120'第一列中的晶体管102，，或用来转换模拟电压。类似地，控制输入D02和D03可用来关闭P-型解码器122'第一列中的晶体管104',或用来转换才莫拟电压。因此，控制输入DOO、D01可用来大大降低解码器120，的能耗，控制输入D02和D03可用来大大降低解码器122，的能耗。便利地，每个解码器102'、104，第一列中的晶体管102，可以依赖正在解码的数据D的最高有效位(MSB)而关闭。这样，当前并未使用的n-l位解码器120'或122'可以有效地关闭。在关闭的解码器120，或122'输入处施加的电压以及相关电流并不会传播超出晶体管102'或104，第一列，这视情况而定。可用来解码数据D的MSB和最低有效位(LSB)的逻辑电路160在图12中"i兌明，其随后可用来驱动控制输入DOl、D02、D03和D04。如所示，^是供两个与非(NAND)门162、164，两个或非(NOR)门166、168以及三个反相器170、172和174,/人而解码LSB,DO，以及MSB，Dn-!,如表1所示。表l<table>tableseeoriginaldocumentpage20</column></row><table><table>tableseeoriginaldocumentpage21</column></row><table>示例解码器100和100'包括具有2i+2^…+2"个晶体管开关的列。i午多其^也的开关/列布置也是可能的。例如，为了^f呆持面积、减少晶体管逻辑输出以及提供驱动强度，4位解码器构造为如图13所示的具有23(l+l+l+21)个开关或如图14所示的具有22(l+l+2'+22)个开关。注意，用来在P-型和N-型(n-l)位解码器之间选择的选择器由多个p和n型开关形成。例如，图13的选择器(由D3驱动)使用四个PMOS和四个NMOS晶体管形成。图14由D3驱动的选择器使用两个PMOS和四个NMOS晶体管形成。其他形成n-1位选才奪器的晶体管开关布置对于本领域技术人员来说是显而易见的。如现在应当理解的，尽管解码器IOO、IOO'所公开的实施例使用PMOS和NMOS晶体管/开关，但是类似的实现本发明的解码器可4吏用别的p-型/n-型晶体管形成。例如，可以形成^f吏用双才及结晶体管(例如PNP/NPN)晶体管开关的解码器。当然，上述实施例仅仅是说明性的而绝不是限制。实现本发明的上述实施例，可以灵活地进行许多形式、部件的布置、运行细节和次序方面的改变。而且，本发明意图包括在由权利要求限定的范围内的所有这些改变。权利要求1.一种将n位数字输入信号转换为模拟输出信号的方法，包括根据所述n位数字输入信号，使用多个p-型晶体管开关从模拟电压中选择高于第一门限的第一模拟电压；根据所述n位数字输入信号，使用多个n-型晶体管开关从模拟电压选择低于第二门限的第二模拟电压，所述第二门限高于所述第一门限；根据所述n位数字输入信号，选择所述第一模拟电压和所述第二模拟电压之一作为所述模拟输出。2.根据权利要求1所述的方法，形成一个PMOS晶体管开关，一个NMOS晶体管开关。3.根据权利要求2所述的方法，使用单个PMOS晶体管形成，单个NMOS晶体管形成。其中每个所述p-型晶体管开关每个所述n-型晶体管开关形成其中每个所述p-型晶体管开关每个所述n-型晶体管开关使用4.根据前述任一4又利要求所述的方法，其中所述第一才莫拟电压和所述第二;^莫拟电压每个使用所述n位数字输入信号的n-l位选择。5.根据权利要求4所述的方法，其中所述第一模拟电压和所述第二才莫拟电压之一^f吏用所述n位凄t字输入信号的一位选择。6.根据前述任一权利要求所述的方法，进一步包括才艮据时钟信号，定期改变所述高于所述第一门限的冲莫拟电压以及所述低于所述第二门限的模拟电压。7.根据权利要求6所述的方法，其中所述高于所述第一门限的模拟电压和所述低于所述第二门限的模拟电压使用分压器提供，其中施加到所述分压器的电压根据所述时钟信号变化。8.根据前述任一权利要求所述的方法，其中所述模拟输出信号驱动显示器的一个元件。9.一种将数字值转换为模拟输出信号的方法，包括将所述凄t字值4妄收为n位；使用n-l位PMOS解码器解码n-l个所述位以4是供数值高于门限电压的才莫拟PMOS解码器输出信号；使用n-l位NMOS解码器解码n-l个所述位以提供数值^f氐于所述门限的NMOS解码器l餘出信号；选择所述NMOS解码器输出和所述PMOS解码器输出信号之一以提供所述模拟输出信号。10.—种数模解码器包括4妄收n^f立lt字l命入的n个输入；n-l位PMOS解码器，解码n-l位所述数字输入以提供数值高于门限电压的模拟PMOS解码器输出信号；n-l位NMOS解码器，解码n-l位所述数字输入以提供数值低于所述门限电压的模拟NMOS解码器输出信号；选择器，选择所述NMOS解码器输出和所述PMOS解码器输出信号之一以提供所述模拟输出信号。11.根据权利要求10所述的数模解码器，其中所述n-l位PMOS角竿码器包括2n-2个PMOS晶体管开关，其中所述n-l位NMOS解码器包括2:2个NMOS晶体管开关。12.根据权利要求10或权利要求11所述的数模解码器，其中所述选冲奪器形成为PMOS晶体管和NMOS晶体管开关。13.根据权利要求10至11任一项所述的数才莫解码器，其中所述n-l位NMOS解码器包括控制输入以大大降低所述n-l位NMOS解码器的能^毛，以及其中所述n-l位PMOS解码器包括控制输入以大大降低所述n-l位PMOS解码器的能库毛，其中所述控制输入14.根据权利要求13所述的数模解码器，其中所述控制输入由所述n个llT入之一4空制以大大降^f氐所述NMOS解石马器和所述PMOS解码器中不提供所述模拟输出信号的那个的能耗。15.—种包括p-型晶体管和n-型晶体管开关的数模解码器4妄4文n4立凄史字|俞入的n个llr入；多个p-型晶体管开关，其根据所述n位数字输入信号从模拟电压选择高于第一门限的第一模拟电压；多个n-型晶体管开关，其根据所述n位数字输入信号从模拟电压选择低于第二门限的第一模拟电压，该第二门限高于所述第一门限；选择器，用于选择所述第一和第二模拟电压之一以提供所述模拟输出信号。16.根据权利要求15所述的数模解码器，包括2"个模拟输入，用于4矣收高于所述门限和^f氐于所述门限的所述冲莫拟电压。17.根据权利要求16所述的数模解码器，其中2"个所述模拟输入用于接收高于所述门限的所述模拟电压，以及2n"个所述模拟输入用于接收低于所述门限的所述模拟电压。18.才艮据权利要求15至17任一项所述的凝:才莫解码器，其中每个所述p-型晶体管开关形成为一个PMOS晶体管开关，每个所述n-型晶体管开关形成为一个NMOS晶体管开关。19.根据权利要求18所述的数模解码器，其中每个所述p-型晶体管开关使用单个PMOS晶体管形成，每个所述n-型晶体管开关使用单个NMOS晶体管形成。20.才艮据权利要求15至19任一项所述的凄史才莫解码器，其中所述选择器形成为一个PMOS晶体管和一个NMOS晶体管开关。21.根据权利要求15至20任一项所述的数才莫解码器，其中多个所述p-型晶体管互相连4妄以形成n-l位p-型解码器，以及进一步包括控制输入，其与那些所述多个p-型晶体管开关的至少一些互连以防止提供到所述n-l位p-型解码器的模拟信号传播穿过所述p-型晶体管开关到达所述n-1位p-型解码器的输出。22.根据权利要求21所述的数模解码器，其中所述p-型晶体管布置成多列，其中所述控制输入关闭接收2"位所述模拟输入的列中的那些所述p-型晶体管。23.根据权利要求15至22任一项所述的数模解码器，其中所述n-型晶体管互连以形成n-l位n-型解码器，进一步包括控制输入，其与所述多个n-型晶体管开关至少一些互连以防止提供到所述n-1位n-型解码器的模拟信号传播穿过所述n-型晶体管开关至所述n-l位n-型解码器的输出。24.根据权利要求23所述的数模解码器，其中所述n-型晶体管布置成多列，和其中所述控制输入关闭在接收2n"位所述模拟输入的列中的那些所述n-型晶体管。25.—种数才莫解码器电^各，包括权利要求15至24任一项所述的数才莫解码器；至少一个多^各解调器以在所施加的时^^的交变周期中改变施加在所述才莫拟输入的才莫拟电压。26.根据权利要求25所述的数模解码器电路，包括电阻网络，其用于提供所述施加在所述模拟输入的模拟电压。27.根据权利要求26所述的数才莫解码器电i各，包括数据调节器，以在所述时钟的交变时钟周期中改变呈现在所述lt字输入的数字数据。28.根据权利要求27所述的数模解码器电路，其中所述数据调节器包括反相器，其用于在所述施加的时钟的交替时钟周期中转变所述n位。全文摘要使用P-型和N-型晶体管开关而不是传统的CMOS开关形成n位D/A解码器。每个P-型和N-型开关由比用来形成CMOS开关更少的晶体管形成，由此降低总的晶体管数量。该解码器可用来将数字值解码为非线性伽马修正模拟输出电压。文档编号H03M1/76GK101523730SQ200780036625公开日2009年9月2日申请日期2007年8月31日优先权日2006年8月31日发明者凯文·奥尼尔,史蒂文·特纳,李孔宁,查尔斯·梁,格瑞格·樊西克尔,格里戈里·唐金,米利沃耶·阿列克西克申请人:Ati科技无限责任公司