专利名称：Ab类放大器系统的制作方法
技术领域：
本发明涉及运算放大器领域。
背景技术：
运算放大器的关键性能说明是它的输入相关的失调和噪声电压。这些通常被认定 为在放大器输入端的单个误差源。图1示出典型的现有技术折叠级联运算放大器。它的输入相关失调电压(input referred offset voltage) Vos主要归因于在匹配晶体管对M1_M2、M3_M4和M6-M7之间的 失调电压。这些失调电压可以计算回到输入端为 其中Δ V和Gm是所示用晶体管的失调电压和跨导(transconductance)。M8-M9和 MlO-Mll是级联器件，因此并不显著地对V。s做出贡献。输入相关RMS电压噪声Vnin可以从下面计算 其中Vni是每个贡献晶体管的RMS电压噪声。相似于Vos，可以假定来自于级联器 件M8-M11的噪声电压没有增加到Vnin。为了最小化V。s* Vnin，输入级61111，2的跨导应该最大化，在折叠级M3-M6的晶体 管的跨导应该最小化。这在传统上是以下述方式实现的，通过选取W/L比率以使得Ml、M2 工作在弱反型(weak inversion)而M3-M6工作在强反型(strong inversion)。通常并不 采用通过降低M3-M6的漏极电流以进一步减少它们的跨导，因为这会恶化放大器的转换速率。在强反型中，MOS晶体管的Gm被定义为 其中，Id是漏极电流，Vgs,贞是有效栅_源电压或者栅_源电压Vgs减去阈值电压 Vto在弱反型中跨导是 其中η是近似值为2的弱反型斜率因子，Vth是热电压(thermal voltage) KT/q，其 在室温下大约为25mV。作为示例，考虑在输入晶体管对中的失调电压是5mV，在晶体管对M3-M4和M5-M6 的失调电压是10mV。为了保持在折叠级的好的带宽，晶体管M3-M6具有比M1-M2小得多的面积，因此具有更大的失调电压。Vgs,eff为大约100mV。通常不会允许大更多的有效栅-源 电压，因为它会增加电路能够工作的最小供应电压，并且限制共模输入电压范围(common
5mV
mode input voltage range)。Vos 因而是 可以看到的是，来自晶体管对M3-M4和M5-M6的失调电压对V。s的贡献和来自输入 对M1-M2的失调电压的贡献大致相同。M0S晶体管的噪声定义为 其中k是玻尔兹曼常量，T是温度，K是给定器件的常量，其常量值在0.5到2 之间。在公式5右手边的第一项是热噪声分量，第二项是闪烁噪声分量(flickernoise component)。当都工作于相同条件下，NM0S晶体管的跨导大约是PM0S晶体管的3倍。并 且，在NM0S器件中闪烁噪声通常比在PM0S器件中大的多。针对每个单独晶体管，将公式 (5)代入公式⑵可以得到，来自M3和M4的噪声源在电路中处于主导地位。
发明内容
在放大器系统中，第一和第二电路包含第一导电类型晶体管的第一电路，具有两个电流输入INA及IN2和三个电流输出 0UTA1、0UTA2 及 0UT2 ；其中输出电流0UT2与输入电流IN2成比例并从所述输入电流IN2被镜像；所述输出电流0UTA2与第一和第二电流的总和成比例，所述第一电流从所述输入 电流INA被镜像，所述第二电流从输出0UTA1中的电流被镜像；使用第二导电类型晶体管的、复制所述第一电路的第二电路；所述第二电路的电流0UTA1是静态偏置电流；所述第一电路的输入INA耦合到所述第二电路的输出0UTA1，所述第二电路的输 入INA耦合到所述第一电路的输出0UTA1。
图1图示一种典型的现有技术折叠级联运算放大器。图2示出在折叠级中具有减少的静态电流的放大器。图3图示相似于图2中放大器的放大器，但是在两边具有电流镜。图4图示相似于图3中放大器的放大器，但是电流镜被组合。图5图示相似于图4中放大器的放大器，但是两电流源12和13被电流镜和浮动电 流源12代替，以使得电路能够以PM0S和/或NM0S输入级达到轨至轨工作(rail-to-rail operation)来工作。图6a_6h图示具有折叠级的实施例，其中下半部分包含2个堆叠镜 (stackedmirror)，上半部分包含2个堆叠镜，并进一步图示具有各种输出级驱动器的AB类 输出级。图7a_7d图示具有折叠级的另外的实施例，其中下半部分包含2个堆叠镜，上半部分包含2个堆叠镜，并进一步图示具有各种输出级驱动器的AB类输出级。图8a_8d图示具有折叠级的另外的实施例，其中下半部分包含2个堆叠镜，上半部 分包含2个堆叠镜，并进一步图示具有各种输出级驱动器的AB类输出级。图9a_9d图示具有折叠级的另外的实施例，其中下半部分包含2个堆叠镜，上半部 分包含2个堆叠镜，并进一步图示具有各种输出级驱动器的AB类输出级。图lOa-lOd图示本发明的顶部和底部嵌套电流镜的四个基本对。图11图示用于图6￡1-6(3、6厂7￡1、713、8￡1、813、9￡1和沘中实施例的顶部和底部嵌套镜 (nested mirror)的互连。图12a和12b图示具有分离输出晶体管(split output transistor)的顶部和底 部嵌套电流镜的互连。图13a_13h图示具有具备分离输出晶体管的顶部和底部嵌套电流镜的8个实施 例。
具体实施例方式
在紧接着的描述和权利要求书中，术语电流输入和电流输出通常并不关于电流方 向而被使用，而是更多地用于前后因果关系。为了进一步减少来自折叠级中晶体管的失调和噪声的贡献，应该在不影响大的信 号属性的情况下减少它的静态电流。图2示出在折叠级中具有减少的静态电流的放大器。当M6和M7是电流源时，连接晶体管M3和M4以作为电流镜。当12 << II而镜 比率(mirror ratio)M5-M6和M5-M7是1时，M3-M7的跨导及由此它们对V。s、Vnin的贡献都 会减少。当Ml栅极被拉低而低于M2栅极以使得尾电流(tail current) II通过Ml完全流 入M3，M4中的电流将流出输出节点V。ut，其中M4中的电流等于M3中的电流。此输出电流并 不依赖于通过M7的静态电流，而是仅仅由受尾电流II限制。当11通过M2完全流入M4时，流入V。ut的电流受限于M7中的静态电流，其中M7中 的静态电流远远小于II，因此限制了放大器的转换速率。当电流流入二极管接法器件M3和M10时，图2中电流镜仅仅实现所期望的低静态 电流和最大输出电流的表现。下一步骤将是建立用于图3中所示两边的电流镜。当尾电流II通过Ml流入M3时，相等的电流从V。ut流入M4。相似的，当II通过M2 流入M12时，其在M13中被复制，由M6-M7镜像并流入V。ut。图3示出具有低静态电流和好的大信号属性的折叠级底部的2个镜。相比于图1 中电路，缺点是增加了复杂度，增加了供应电流，并对噪声和失调作出了贡献。通过如图4中所示的那样组合2个镜，所述复杂度变成和传统折叠级联级的复杂
度一样简单。在图3中折叠级底部的两个镜M3-M4和M12-M13现在在彼此顶部反并联(anti parallel)放置。当尾电流II通过Ml流入M3时，它将在M4中被复制，通过M6M7流入V。ut。 当II流过M2，M4的漏极电压将增加。因为M12被连接作为具有固定漏极电流的二极管， M12的栅极和由此的M13的栅极也将增加。M13源极的电压因为M10和12而被固定，由此 通过M13的电流将增加。由于M3、M10形成的环路而迫使此电流进入M3。通过M4的电流 也将因而增加，直到完整尾电流流过它并因而也流过M13。
两电流源12和13可以被图5中所画的电流镜和浮动电流源12所代替，使得电路 能够以PM0S和/或NM0S输入级达到轨至轨工作而工作。当以晶体管植入时，与二极管接法器件M3/M10、M14/M16串联的浮动电流源12将 电路能够工作的最小供应电压限制到2Vt+3Vdsat。图6b示出低电压浮动电流源的实施方 案，使得最小供应电压能够为Vt+3Vdsat。M8被分离成2个晶体管，2个晶体管的栅极被 连接在一起，其源极也被连接在一起，以迫使漏极电流相等。M10也被分离并作为差分对 (differential pair)。“静态控制电路”块迫使M10B具有限定的漏极电流。镜M8A和M8B 迫使M10A中电流等于M10B中电流。两个二极管M3和M6不再是串联方式，但可以彼此以 邻接方式工作。而且，两电流镜M6M7和M16M17已经由作为M3M4-M10-M13的相似低电压堆叠镜结 构所代替，以降低噪声和失调的贡献。图6b和6g-6h示出具有“静态控制电路”块实施方 案的相同放大器。电流镜M16M17和M12M13也可以被看作仿佛原级联晶体管M10、M11、M8和M9是被 分离的一样。这些晶体管的一半仍然连接成级联，另一半形成镜。晶体管M16M17和M12M13 因此并不给放大器中的噪声和失调做贡献。除了减少放大器噪声和失调电压，折叠级电路相比于增益自举放大器 (gainboosted amplifier)具有增加的输出阻抗和较高的带宽。所述增加的输出阻抗可以 解释为如下当乂_减少小量AV时，通过M13的电流减少AI= AV/Routl3。M13中AI差 迫使在M3和M4中同样的A I差，其中AI差通过M16M17被镜像回V。ut。作为M13输出阻 抗的结果，所得到的流入V。ut的电流是在M13和M16中A I电流之间的差，由此增加了输出 阻抗。通过信号电流从M 1和112不经过镜10114和/或116117而是具有经过级联器件机3、 Mil、M17、M16的直接路径，可以获得更高的带宽。因为这些器件比电流镜M3M4和M6M7小 得多，因此它们具有更宽的带宽。图6a中折叠级可以被看作底半部分包含2个堆叠镜M3M4、M12M13，顶半部分包含 2个堆叠镜M6M7和M16M17。由于这些镜彼此独立工作，如图7a、8a和9a所画的3种其他 电路配置成为可能。在所有这些电路中静态控制电路可以仅仅是电流源和镜像晶体管M20， 如图6b和6f-6h中所示的。图7a、8a和9a示出包括本发明的AB类放大器的差分输入级(differentialinput stage)和中间级。当图6c-6e、6g、6h、7c-7d、8c-8d和9c-9d提出所述中间级的单个终端 输出(ended output)时，这些示了本发明在具有用于驱动上拉和下拉晶体管M22、M21 的输出对的实施例中的应用。在这些图中所示出的AB类控件是已知的，这里并不用详细描 述。将要注意的是，所有实施例都利用在这里已经被称为上部和下部嵌套电流镜的部 件。在图10a和10b、10c和10d中分别示出这些基本电路，这些基本电路如图6a、7a、8a和 9a中一样被标注。虽然图10a和10b相比于用于从其中摘取它们的那些图看起来略微不 同，它们只是进行略微不同地绘制，但是是相同的电路。首先参考图10a，应该注意的是，晶体管M6和M7以它们连接到晶体管M8A、M9的方式被连接作为镜。也因为晶体管M8A和M9的级联连接，晶体管M6和M7的漏极电压、和由此 M16和M17源极电压是基本上相等的，因此电流镜M16、M17基本上独立于电流镜M6、M7工 作。对于电流镜M3M4和M12M13同样是如此。这些基本电路也反映在图10b_10d中，其中 图10c和10d连接到相反的电源端子，上部电流镜相比于下部电流镜使用相反的导电类型 的晶体管。图中Vref是用于给电路提供偏置电流的电流镜电压。并且当上部嵌套镜的一 个和下部嵌套镜的一个被一起使用时，嵌套镜中的一个将耦合到来自差分输入级的差分输 入端，如前面图中一样。也是在这些图中，分别通过晶体管M12B和M10B的漏极由Vref(电 流镜像电压)提供的漏极电流，被标注为0UTA1。这些漏极电流由位于电路相对侧(顶部 或底部)上的镜像晶体管M8A或M17A分别镜像到晶体管M8B或M17B，其中晶体管M8B或 M17B的漏极电流也被标注为0UTA1。相似地，邻接晶体管M8B、M10B、M12B和M17B的嵌套 镜的二极管接法晶体管，即晶体管M8A、M10A、M12A和M17A的漏极被标注为INA，并且它 们镜像(mirror)电流所到的晶体管的漏极电路被标注为0UTA2。另一嵌套镜的二极管接 法晶体管的漏极电路被标注为IN2，在这些漏极电路中的电流被镜像到它们的相伴晶体管 (companion transistor)M16、M13、M9和Mil，其中漏极电路变成0UT2。在所有情况中，顶部 嵌套镜的0UTA1连接到底部嵌套镜的INA，底部嵌套镜的0UTA1连接到顶部嵌套镜的INA。 这就是本发明各种实施例的基本构造块(building block)，其中所有实施例都来自此基本 构造块。需要注意的是，存在电流镜顶部对的两种变化(图10a和10c)和电流镜底部对的 两种变化(图10a和10b)，因此提供了在发明基本实施例中的图lOa-lOd的四种变化。并且大体上，顶部嵌套镜的0UTA2连接到底部嵌套镜的IN2，底部嵌套镜的0UTA2 连接到顶部嵌套镜的IN2。如图11中所示的那样，0UT2因而变成了输出，即一个输出，从其 导出针对输出级的上拉和下拉晶体管M22和M21的AB类控件，如图6c、6f、7b、8b和9b中。依赖于所述配置和供应电压，所提议的中间级可能要求启动电路以帮助发现它们 的适当偏置工作点。所述启动电路需要注入小电流到中间级，例如注入到标注为INA的节 点中任何一个。由于这样的单侧电流将引起所述中间级的一些失调，启动电路可以包括检 测功能，所述检测功能当中间级到达其期望工作点时切断启动电流。可选地，由启动电流所 引起的失调能够通过注入同样幅度的电流到所述电路的另外节点而被平衡掉，所述电路的 另外节点例如标注为IN2的节点中的任何一个。在一个优选实施例中，相等电流从顶部轨 (top rail)被镜像入底部电路的INA和IN2节点。在一些情况下，依赖于AB类输出晶体管驱动电路，一些晶体管具有相伴晶体管， 但是本发明的基本构造块仍然存在于所有实施例中。这些相伴晶体管分离上部和下部嵌套 镜的输出0UT2为两个电流输出，0UT2. 1和0UT2. 2。在该情况中，上部和下部嵌套镜如图 12a或12b中所示出的那样连接。进一步地，存在两种不同的用于驱动这些相伴晶体管的 方式，其将组合的数目扩展到八。无论如何，电流输出0UT2. 1和0UT2. 2是漏极电流，因此 高阻抗电流源能够递送电流输出0UT2. 1和0UT2. 2到不同电压。提供电流输出0UT2. 1和 0UT2的晶体管可以连接到内部节点，以使得电流输出0UT2. 1和0UT2. 2的比率基本固定， 其比率可以是1或者不是1。可选地，相伴晶体管可以连接到控制电压Vab，以致在0UT2. 1 和0UT2.2中的电流不相关联。组合的数目是8而不是16，因为相伴晶体管中的一个必须由 如图12a和12b中所示的控制电压Vab所控制，其中所述控制电压Vab典型地是电流镜像 电压。然而应该注意到，可以说，使用相反导电类型的晶体管可用来翻转图12a和12b的电
图13a_13h图示了这些变化。如那里能够看到的，相伴晶体管是每个上部和下部 嵌套电流镜中的一个二极管接法晶体管的同伴，其中每幅图中的相伴晶体管中的一个由控 制电压Vab控制。在这里描述的实施例中，PM0S晶体管对和相关的电流源形成差分输入级。可选地， 可以使用NM0S晶体管对和相关的电流源，用于提供差分电流输入到上部嵌套镜。也可选 地，PM0S晶体管对及相关电流源和NM0S晶体管对及相关电流源都可以用作差分输入级，每 个PM0S晶体管的栅极连接到对应NM0S晶体管的栅极，因此使得电路能够以轨至轨共模输 入能力工作。这里已经关于CMOS晶体管描述了实施例，但是可以认识到实施例可以使用其 他有源器件来容易地实现，例如，作为示例，使用双极型结型晶体管。并且，虽然已经关于运 算放大器描述了本发明，它也可以应用到其他放大器系统，例如仪器仪表放大器，音频放大 器，地磅(weigh scale bridge)，霍尔效应传感器(Hall effect sensor)，高侧电流感测电 路(high-side current sense circuit)，调压器，等等。因此通过使用低静态电流，本发明 将功耗几乎减小到理论最小值。而且该电路将以仅仅1. 8V的输入和IV的阈值电压工作。 差分输入级和中间级共同提供超过100dB的增益。所得到的放大器具有增加的带宽，减少 了输入相关噪声，减少了随机输入失调，减少管芯面积，增加容余(margin)，允许空间节省 封装，例如SC-70封装。中间级的AB类工作降低了功耗、失调和噪声。而且可以针对DC精 确性和高速性能优化中间级。由于增益自举影响，中间级引起了高增益。虽然为了图示的目的而不是限制目的已经在这里公开和描述了本发明的特定优 选实施例，但是，所属领域技术人员应该理解的是，在不脱离本发明的精神和范围的情况下 可以做出形式和细节上的各种变化。
权利要求
在放大器系统中，第一和第二电路包含第一导电类型晶体管的第一电路，具有两个电流输入INA及IN2和三个电流输出OUTA1、OUTA2及OUT2；其中输出电流OUT2与输入电流IN2成比例并从所述输入电流IN2被镜像；所述输出电流OUTA2与第一和第二电流的总和成比例，所述第一电流从所述输入电流INA被镜像，所述第二电流从输出OUTA1中的电流被镜像；使用第二导电类型晶体管的、复制所述第一电路的第二电路；所述第二电路的电流OUTA1是静态偏置电流；所述第一电路的输入INA耦合到所述第二电路的输出OUTA1，所述第二电路的输入INA耦合到所述第一电路的输出OUTA1。
2.权利要求1的电路，进一步包含差分输入级，所述差分输入级被耦合以响应于到达 所述差分输入级的差分输入而改变所述第一电路的电流0UTA2。
3.权利要求2的电路，其中两个电流输出0UT2每个都被分离成两个电流输出0UT2.1 和0UT2. 2，其能够递送电流输出0UT2. 1和0UT2. 2到不同电压。
4.权利要求1的电路，进一步包含差分输入级，所述差分输入级被耦合以响应于到达 所述差分输入级的差分输入而改变所述第一电路的电流0UT2。
5.权利要求1的电路，其中所述电路中的一个的电流输出0UT2被分离成两个电流输 出0UT2. 1和0UT2. 2，其能够递送电流输出0UT2. 1和0UT2. 2到两不同电压，所述两个输出 电流0UT2. 1和0UT2. 2之间的比率由控制电压Vab设置。
6.权利要求1的电路，其中两个电流输出0UT2每个都被分离成两个电流输出0UT2.1 和0UT2. 2，其能够递送电流输出0UT2. 1和0UT2. 2到不同电压。
7.权利要求1的电路，其中所述第一电路的输入IN2耦合到所述第二电路的输出 0UTA2，所述第二电路的输入IN2耦合到所述第一电路的输出0UTA2。
8.权利要求7的电路，其中两个电流输出0UT2每个都被分离成两个电流输出0UT2.1 和0UT2. 2，其能够递送电流输出0UT2. 1和0UT2. 2到不同电压。
9.权利要求8的电路，其中由在所述第一和第二电路每一个中的附加晶体管将两个电 流输出0UT2每个都分离成两个电流输出0UT2. 1和0UT2. 2，并且其中一个电路的所述附加 晶体管的控制电压Vab连接到内部节点，使得基本固定电路的电流输出0UT2. 1和0UT2. 2 的比率。
10.权利要求9的电路，其中所述第二电路的附加晶体管的控制电压Vab连接到内部节 点，使得在0UT2. 1和0UT2. 2中的电流相等。
11.权利要求7的电路，其中所述电路包含 第一和第二电源连接，所述第一电路具有第一导电类型的第一至第七晶体管，所述第二电路具有第二导电类 型的第八至第十四晶体管，每个晶体管具有第一、第二端子及控制端子，在所述第一和第二 端子之间的导电由所述控制端子与所述第一端子之间的电压控制；所述第一和第二晶体管使其控制端子耦合在一起并耦合到所述第三晶体管的第二端 子，所述第一晶体管的第二端子耦合到所述第三和第四晶体管的第一端子； 所述第二晶体管的第二端子耦合到所述第五和第六晶体管的第一端子；所述第三和第五晶体管的控制端子耦合在一起并耦合到电压源；所述第四和第六晶体管的控制端子耦合在一起并耦合到所述第六晶体管的第二端子；所述第三晶体管的第二端子是电流输入INA，所述第四晶体管的第二端子是电流输出 0UT2，所述第六晶体管的第二端子是电流输入IN2，所述第五晶体管的第二端子是电流输出 0UT2A ；所述第一至第六晶体管的互连及它们的电流输入、输出分别被所述第八至第十三晶体 管的互连及它们的电流输入、输出所复制；所述第一和第二晶体管使其第一端子耦合到所述第一电源端子，所述第八和第九晶体 管使其第一端子耦合到所述第二电源端子；所述第一晶体管的第二端子耦合到差分输入级的第一输出，所述第二晶体管的第二端 子耦合到差分输入级的第二输出。
12.权利要求11的电路，其中所述第七晶体管的第一端子耦合到所述第二晶体管的第二端子，所述第七晶体管的控 制端子被耦合以镜像静态电流到所述第二晶体管的第二端子，所述第七晶体管的第二端子 被耦合作为所述第一电路的电流输出OUTAl ；所述第十四晶体管的第一端子耦合到所述第十晶体管的第一端子，所述第十四晶体管 的控制端子耦合到与所述第二电路相关的电压源，所述第十四晶体管的第二端子被耦合作 为所述第二电路的电流输出OUTAl。
13.权利要求12的电路，进一步包含第一导电类型的第十五晶体管和第二导电类型的 第十六晶体管；两个电路的电流输出0UT2被分离成两个电流输出0UT2. 1和0UT2. 2 ； 所述第十五晶体管使其第一端子耦合到所述第五晶体管的第一端子、使其控制端子耦 合到控制电压Vab，所述第五晶体管的第二端子是电流输出0UT2. 1，所述第十五晶体管的 第二端子是电流输出0UT2.2;所述第十六晶体管使其第一端子耦合到所述第十一晶体管的第一端子、使其控制端子 耦合到所述第十一晶体管的控制端子，所述第十一晶体管的第二端子是电流输出0UT2. 1， 所述第十六晶体管的第二端子是电流输出0UT2. 2 ；每个电路的电流输入INA耦合到另一电路的电流输出OUTAl ；以及 每个电路的电流输入IN2耦合到另一电路的电流输出0UTA2。
14.权利要求12的电路，进一步包含第一导电类型的第十五晶体管和第二导电类型的 第十六晶体管；两个电路的电流输出0UT2被分离成两个电流输出0UT2. 1和0UT2. 2 ； 所述第十五晶体管使其第一端子耦合到所述第五晶体管的第一端子、使其控制端子耦 合到所述第五晶体管的控制端子，所述第五晶体管的第二端子是电流输出0UT2. 1，所述第 十五晶体管的第二端子是电流输出0UT2. 2 ；所述第十六晶体管使其第一端子耦合到所述第十一晶体管的第一端子、使其控制端子 耦合到控制电压Vab，所述第十一晶体管的第二端子是电流输出0UT2. 1，所述第十六晶体 管的第二端子是电流输出0UT2. 2 ；每个电路的电流输入INA耦合到另一电路的电流输出OUTAl ； 每个电路的电流输入IN2耦合到另一电路的电流输出0UTA2。
15.权利要求11的电路，其中所述第七晶体管的第一端子耦合到所述第一晶体管的第二端子，所述第七晶体管的控 制端子被耦合以镜像静态电流到所述第一晶体管的第二端子，所述第七晶体管的第二端子 被耦合作为所述第一电路的电流输出OUTAl ；所述第十四晶体管的第一端子耦合到所述第八晶体管的第二端子，所述第十四晶体管 的控制端子耦合到与所述第二电路相关的电压源，所述第十四晶体管的第二端子被耦合作 为所述第二电路的电流输出OUTAl。
16.权利要求15的电路，进一步包含第一导电类型的第十五晶体管和第二导电类型的 第十六晶体管；两个电路的电流输出0UT2被分离成两个电流输出0UT2. 1和0UT2. 2 ； 所述第十五晶体管使其第一端子耦合到所述第四晶体管的第一端子、使其控制端子耦 合到控制电压Vab，所述第四晶体管的第二端子是电流输出0UT2. 1，所述第十五晶体管的 第二端子是电流输出0UT2.2;所述第十六晶体管使其第一端子耦合到所述第十一晶体管的第一端子、使其控制端子 耦合到所述第十一晶体管的控制端子，所述第十一晶体管的第二端子是电流输出0UT2. 1， 所述第十六晶体管的第二端子是电流输出0UT2. 2 ；每个电路的电流输入INA耦合到另一电路的电流输出OUTAl ；以及 每个电路的电流输入IN2耦合到另一电路的电流输出0UTA2。
17.权利要求15的电路，进一步包含第一导电类型的第十五晶体管和第二导电类型的 第十六晶体管；两个电路的电流输出0UT2被分离成两个电流输出0UT2. 1和0UT2. 2 ； 所述第十五晶体管使其第一端子耦合到所述第四晶体管的第一端子、使其控制端子耦 合到所述第四晶体管的控制端子，所述第四晶体管的第二端子是电流输出0UT2. 1，所述第 十五晶体管的第二端子是电流输出0UT2. 2 ；所述第十六晶体管使其第一端子耦合到所述第十一晶体管的第一端子、使其控制端子 耦合到控制电压Vab，所述第十一晶体管的第二端子是电流输出0UT2. 1，所述第十六晶体 管的第二端子是电流输出0UT2. 2 ；每个电路的电流输入INA耦合到另一电路的电流输出OUTAl ；以及 每个电路的电流输入IN2耦合到另一电路的电流输出0UTA2。
18.权利要求7的电路，其中所述电路包括 第一和第二电源连接；所述第一电路具有第一导电类型的第一至第七晶体管，所述第二电路具有第二导电类 型的第八至第十四晶体管，每个晶体管具有第一、第二端子及控制端子，在所述第一和第二 端子之间的导电由所述控制端子与所述第一端子之间的电压控制；所述第一和第二晶体管使其控制端子耦合在一起并耦合到所述第三晶体管的第二端 子，所述第一晶体管的第二端子耦合到所述第三和第四晶体管的第一端子； 所述第二晶体管的第二端子耦合到所述第五和第六晶体管的第一端子；所述第三和第五晶体管的控制端子耦合在一起并耦合到电压源；所述第四和第六晶体管的控制端子耦合在一起并耦合到所述第六晶体管的第二端子；所述第三晶体管的第二端子是电流输入IN2，所述第四晶体管的第二端子是电流输出 0UTA2，所述第六晶体管的第二端子是电流输入INA，所述第五晶体管的第二端子是电流输 出 0UT2 ；所述第一至第六晶体管的互连及它们的电流输入、输出分别被所述第八至第十三晶体 管的互连及它们的电流输入、输出所复制；所述第一和第二晶体管使其第一端子耦合到所述第一电源端子，所述第八和第九晶体 管使其第一端子耦合到所述第二电源端子；所述第一晶体管的第二端子耦合到差分输入级的第一输出，所述第二晶体管的第二端 子耦合到差分输入级的第二输出。
19.权利要求18的电路，其中所述第七晶体管的第一端子耦合到所述第二晶体管的第二端子，所述第七晶体管的控 制端子被耦合以镜像静态电流到所述第二晶体管的第二端子，所述第七晶体管的第二端子 被耦合作为所述第一电路的电流输出OUTA 1 ；所述第十四晶体管的第一端子耦合到所述第九晶体管的第二端子，所述第十四晶体管 的控制端子耦合到所述第十一和第十三晶体管的控制端子，所述第十四晶体管的第二端子 被耦合作为所述第二电路的电流输出OUTAl。
20.权利要求19的电路，进一步包含第一导电类型的第十五晶体管和第二导电类型的 第十六晶体管；两个电路的电流输出0UT2被分离成两个电流输出0UT2. 1和0UT2. 2 ； 所述第十五晶体管使其第一端子耦合到所述第五晶体管的第一端子、使其控制端子耦 合到控制电压Vab，所述第五晶体管的第二端子是电流输出0UT2. 1，所述第十五晶体管的 第二端子是电流输出0UT2.2;所述第十六晶体管使其第一端子耦合到所述第十二晶体管的第一端子、使其控制端子 耦合到所述第十二晶体管的控制端子，所述第十二晶体管的第二端子是电流输出0UT2. 1， 所述第十六晶体管的第二端子是电流输出0UT2. 2 ；每个电路的电流输入INA耦合到另一电路的电流输出OUTAl ； 每个电路的电流输入IN2耦合到另一电路的电流输出0UTA2。
21.权利要求19的电路，进一步包含第一导电类型的第十五晶体管和第二导电类型的 第十六晶体管；两个电路的电流输出0UT2被分离成两个电流输出0UT2. 1和0UT2. 2 ； 所述第十五晶体管使其第一端子耦合到所述第五晶体管的第一端子、使其控制端子耦 合到所述第五晶体管的控制端子，所述第五晶体管的第二端子是电流输出0UT2. 1，所述第 十五晶体管的第二端子是电流输出0UT2. 2 ；所述第十六晶体管使其第一端子耦合到所述第十二晶体管的第一端子、使其控制端子 耦合到控制电压Vab，所述第十二晶体管的第二端子是电流输出0UT2. 1，所述第十六晶体 管的第二端子是电流输出0UT2. 2 ；每个电路的电流输入INA耦合到另一电路的电流输出OUTAl ；以及 每个电路的电流输入IN2耦合到另一电路的电流输出0UTA2。
22.权利要求18的电路，其中所述第七晶体管的第一端子耦合到所述第一晶体管的第二端子，所述第七晶体管的控 制端子被耦合以镜像静态电流到所述第一晶体管的第二端子，所述第七晶体管的第二端子 被耦合作为所述第一电路的电流输出OUTAl ；所述第十四晶体管的第一端子耦合到所述第九晶体管的第二端子，所述第十四晶体管 的控制端子耦合到所述第十一和第十三晶体管的控制端子，所述第十四晶体管的第二端子 被耦合作为所述第二电路的电流输出OUTAl。
23.权利要求22的电路，进一步包含第一导电类型的第十五晶体管和第二导电类型的 第十六晶体管；两个电路的电流输出0UT2都被分离成两个电流输出0UT2. 1和0UT2. 2 ； 所述第十五晶体管使其第一端子耦合到所述第四晶体管的第一端子、使其控制端子耦 合到控制电压Vab，所述第四晶体管的第二端子是电流输出0UT2. 1，所述第十五晶体管的 第二端子是电流输出0UT2.2;所述第十六晶体管使其第一端子耦合到所述第十二晶体管的第一端子、使其控制端子 耦合到所述第十二晶体管的控制端子，所述第十二晶体管的第二端子是电流输出0UT2. 1， 所述第十六晶体管的第二端子是电流输出0UT2. 2 ；每个电路的电流输入INA耦合到另一电路的电流输出OUTAl ；以及 每个电路的电流输入IN2耦合到另一电路的电流输出0UTA2。
24.权利要求22的电路，进一步包含第一导电类型的第十五晶体管和第二导电类型的 第十六晶体管；两个电路的电流输出0UT2都被分离成两个电流输出0UT2. 1和0UT2. 2 ； 所述第十五晶体管使其第一端子耦合到所述第四晶体管的第一端子、使其控制端子耦 合到所述第四晶体管的控制端子，所述第四晶体管的第二端子是电流输出0UT2. 1，所述第 十五晶体管的第二端子是电流输出0UT2. 2 ；所述第十六晶体管使其第一端子耦合到所述第十二晶体管的第一端子、使其控制端子 耦合到控制电压Vab，所述第十二晶体管的第二端子是电流输出0UT2. 1，所述第十六晶体 管的第二端子是电流输出0UT2. 2 ；每个电路的电流输入INA耦合到另一电路的电流输出OUTAl ；以及 每个电路的电流输入IN2耦合到另一电路的电流输出0UTA2。
全文摘要
本发明涉及AB类放大器系统。所述AB类放大器系统展示了低静态功率、低电压工作、高增益、高带宽、低噪声和低失调，并且需求小的管芯面积。所述放大器系统使用两对以特殊方式互连的嵌套电流镜的差分第一级和第二级。通过使用低静态电流，本发明将功耗几乎减小到理论最小值。所述电路还以仅仅1.8V的输入和1V的阈值电压工作。公开了各种实施例。
文档编号H03F3/20GK101873105SQ201010195089
公开日2010年10月27日 申请日期2010年4月20日 优先权日2009年4月21日
发明者N·范里恩, R·G·H·埃斯豪齐尔 申请人:14号公司