专利名称：低密度校验码的译码系统的制作方法
技术领域：
本发明涉及的是一种通信技术领域的译码系统，具体是一种低密度校验码的译码 系统。
背景技术：
低密度校验码(LowDensity Parity Check Codes, LDPC Codes)是 1963 年 Gallager首先提出的一种编码技术，具有接近香农极限的性能，已经成为编码领域的一个 热点，被广泛地应用到各种无线通信领域标准中，包括我国的数字电视地面传输标准、欧洲 第二代卫星数字视频广播标准、IEEE 802. IlruIEEE 802. 16e等。目前的无线通信中，高数 据速率的通信越来越受到人们的重视，因此需要结构简单，吞吐量高，译码性能优良的LDPC 译码器。LDPC码译码器的结构有三种形式串行结构、全并行结构和部分并行结构。部分并 行结构LDPC译码器因为其适中的复杂度和硬件资源消耗而广泛应用。另外，对于LDPC译码 器来说，不同的方法，例如置信传播方法、最小和方法、带修正最小和方法、分层置信传播方 法、分层带修正最小和方法等，将会影响LDPC译码器的结构，同时影响译码器的各个方面， 包括吞吐量，性能，资源使用等。经对现有技术的文献检索发现，中国专利申请号为200810200033，名称为分层 的非规则低密度校验码译码器及译码处理方法，该技术提给出了一种基于修正最小和方法 的低密度校验码译码器，该译码器包括译码处理装置、第一存储单元、第二存储单元、译 码处理装置交织网络、迭代终止模块交织网络和迭代终止处理装置。且该译码器的译码处 理装置采用乘性修正最小和方法。但是该技术相比置信传播方法有很大的误帧率，即在高 斯噪声下对每帧数据以较高概率出现少量比特译码错误，从而导致译码平层过高；由于迭 代终止模块交织网络和迭代终止处理装置结构特点，使得该译码器会消耗比较多的硬件资 源。
发明内容
本发明的目的在于克服现有技术的上述不足，提供一种低密度校验码的译码系 统。本发明通过对译码后的修正处理，显著降低了译码系统的误码率和误帧率；在译码迭代 过程中，改进的译码器对迭代终止处理进行简化，并去掉了迭代终止模块交织网络，节省了 硬件资源消耗。本发明是通过以下技术方案实现的本发明包括若干译码处理装置、第一存储单元、第二存储单元、译码处理装置交 织网络、迭代终止处理装置，其中第一存储单元分别与每个译码处理装置相连传输上次迭 代的校验更新值和本次迭代的校验更新值，迭代终止处理装置分别与每个译码处理装置相 连传输迭代终止信号和行校验判决信息，第二存储单元分别与每个译码处理装置相连传输 信息节点的后验概率似然比和后验概率似然比更新值，每个译码处理装置分别与译码处理 装置交织网络相连传输信息节点的后验概率似然比更新值，译码处理装置交织网络与第二存储单元相连传输调序后的信息节点的后验概率似然比更新值。所述的译码处理装置包括第一 2选1选择器、异或运算器、比特信息运算器、校验 节点信息运算器和信息节点后验概率似然比运算器，其中异或运算器与迭代终止处理装 置相连传输对应当前校验节点的行重个信息节点的后验概率似然比符号位的异或结果信 息，第一 2选1选择器与第二存储单元相连传输信息节点后验概率似然比信息，第一 2选1 选择器与异或运算器相连传输选择的信息节点的后验概率似然比信息，第一 2选1选择器 与比特信息运算器相连传输选择的信息节点的后验概率似然比信息，第一存储单元与比特 信息运算器相连传输上次迭代的校验更新值，比特信息运算器与校验节点信息运算器相连 传输信息节点的比特更新值，校验节点信息运算器与第一存储单元相连传输本次迭代的校 验更新值，校验节点信息运算器与信息节点后验概率似然比运算器相连传输本次迭代的校 验更新值和信息节点的比特更新值，信息节点后验概率似然比运算器与译码处理装置交织 网络相连传输信息节点后验概率似然比更新值。所述的比特信息运算器包括第一减法器、第一补码转换器和第一截位运算器，其 中第一减法器与第一 2选1选择器相连传输信息节点后验概率似然比，第一减法器与第一 存储单元相连传输上次迭代的校验更新值，第一减法器与第一补码转换器相连传输信息节 点的信息更新值，第一补码转换器与第一截位运算器相连传输信息节点的信息更新值的符 号位绝对值数字形式信息，第一截位运算器与校验节点信息运算器相连传输信息节点的比 特更新值。所述的校验节点信息运算器包括缓存器、第一比较器、第一寄存器、第二 2选1 比较器、第二寄存器、第二比较器、译码后修正装置、第二截止运算器和第二补码转换器，其 中缓存器与比特信息运算器相连传输信息节点的比特更新值，缓存器分别与第二比较器 和信息节点后验概率似然比运算器相连传输信息节点的比特更新值，第一比较器与比特信 息运算器相连传输信息节点的比特更新值，第一比较器与第二 2选1比较器相连传输数据 位宽个1或者是当前比特更新值的最小值和次小值的符号位，第一比较器与第一寄存器相 连传输当前比特更新值的更新后最小值和次小值的符号位，第一寄存器与第二 2选1选择 器相连传输当前比特更新值的更新后最小值和次小值的符号位，第一比较器与第二寄存器 相连传输当前比特更新值的更新后最小值和次小值的符号位，第二寄存器与第二比较器相 连传输当前比特更新值的更新后最小值和次小值的符号位，第二比较器与译码后修正装置 相连传输当前比特更新值的更新后最小值或次小值的符号位以及信息节点比特更新值的 异或符号位信息，译码后修正装置与第二截位运算器相连传输线性函数修正后的信息，第 二截位运算器与第二补码转换器相连传输本次迭代的校验更新值的符号位绝对值数字形 式信息，第二补码转换器分别与第二存储单元和信息节点后验概率似然比运算器相连传输 本次迭代的校验更新值。所述的译码后修正装置包括n+l个比较单元、η个减法单元、1个限幅器和1个置 零器，其中第一比较单元与第二比较单元相连，第二比较单元与第一减法单元相连，第一 减法单元与第三比较单元相连，第i比较单元与第i-Ι减法单元相连，第i-Ι减法单元与第 i+Ι比较单元相连，以此类推，第η减法单元与第二截位运算器相连，限幅器的一端与第一 比较单元相连，限幅器的另一端与第二截位运算器相连，置零器的一端与第η+1比较单元 相连，置零器的另一端与第二截位运算器相连。
所述的迭代终止处理装置包括第三比较器、第四比较器、累加器和第三寄存器， 其中第三寄存器与译码处理装置相连传输行校验判决信息，第三寄存器与第三比较器相 连传输行校验判决信息，第三比较器与累加器相连传输行校验判决信息的异或结果比较信 息，累加器与第四比较器相连传输连续校验成功的层数，第四比较器分别与各译码处理装 置相连传输迭代终止信息。所述的译码处理装置交织网络将译码处理装置得到的信息节点后验概率似然比 更新值循环移位到正确的位置上，并存入第二存储单元。所述的第一存储单元将上次迭代的校验节点传递给信息节点的软值即校验更新 值输出给译码处理装置，并存储译码处理装置传输过来的本次迭代中的检验更新值。所述的第二存储单元将信息节点的后验概率似然比传递给译码处理装置，并存储 译码处理装置传输过来的信息节点的后验概率似然比更新值。所述的译码处理装置的个数等于译码系统的并行度。本发明的译码过程包括以下步骤步骤一，将得到的信道值输入译码系统；步骤二，第一 2选1选择器对信息节点后验概率似然比的输入数据进行选择，当在 译码过程中该信息节点第一次参与译码，则选择信道信息作为信息节点后验概率似然比， 否则从第二存储单元中读出的数据作为当前迭代的信息节点后验概率似然比传递给译码 处理装置；步骤三，从第一存储单元读取上一次迭代中校验节点传递给信息节点的校验更新 值，并将该值传递给译码处理装置；步骤四，比特信息运算器读取出第一 2选1选择器传来的信息节点后验概率似然 比和第一存储单元读取的上一次迭代的校验更新值，对信息节点后验概率似然比进行符号 位异或运算得到行校验判决信息，并将该行校验判决信息传递给迭代终止处理装置，然后 得到信息节点的比特更新值，传递给校验节点信息运算器；步骤五，校验节点信息运算器根据传递给当前校验节点的所有信息节点的比特更 新值，得到本次迭代的校验更新值，并将该校验更新值存入第一存储单元；步骤六，利用步骤四得到的信息节点的比特更新值和步骤五得到的本次迭代的校 验更新值，得到信息节点的后验概率似然比更新值，并将该后验概率似然比更新值传递给 译码处理装置交织网络；步骤七，迭代终止处理装置得到行校验判决后，当迭代次数满足迭代终止条件，则 停止译码；否则，返回步骤二，开始下一次迭代。所述的迭代终止条件，包括以下步骤第一步，获得当前层的每行行校验判决结果；第二步，当当前层的每行校验判决结果都是0，则该层满足校验条件，连续满足校 验的层数加1，连续满足校验的层数归零；第三步，当连续满足校验的层数达到预设门限T，则系统得到收敛的码字，停止译 码；否则，返回第一步，判断下一次迭代的正确性。与现有技术相比，本发明的有益效果是(1)译码过程加入译码后修正装置，显著降低了系统的误码率和误帧率，使得本发明译码性能接近置信传播译码技术的译码性能；(2)在译码迭代过程中，对迭代终止处理进行了简化，并去掉了现有技术中的迭代 终止模块交织网络，节省了硬件资源消耗。
图1是实施例系统的组成连接示意图；图2是实施例中译码处理装置的组成连接示意图；图3是实施例中译码后修正装置的组成连接示意图；图4是实施例中迭代终止处理装置的组成连接示意图；图5是分别采用实施例系统和背景技术中的分层的非规则低密度校验码译码器 进行译码时得到的误码率比较示意图；图6是分别采用实施例系统和背景技术中的分层的非规则低密度校验码译码器 进行译码时得到的误帧率比较示意图。
具体实施例方式下面结合附图对本发明的实施例作详细说明本实施例在以本发明技术方案为前 提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下 述的实施例。实施例如图1所示，本实施例包括若干译码处理装置、第一存储单元、第二存储单元、译 码处理装置交织网络、迭代终止处理装置，其中第一存储单元分别与每个译码处理装置相 连传输上次迭代的校验更新值和本次迭代的校验更新值，迭代终止处理装置分别与每个译 码处理装置相连传输迭代终止信号和行校验判决信息，第二存储单元分别与每个译码处理 装置相连传输信息节点的后验概率似然比和后验概率似然比更新值，每个译码处理装置分 别与译码处理装置交织网络相连传输信息节点的后验概率似然比更新值，译码处理装置交 织网络与第二存储单元相连传输调序后的信息节点的后验概率似然比更新值。如图2所示，所述的译码处理装置包括第一 2选1选择器、异或运算器、比特信息 运算器、校验节点信息运算器和信息节点后验概率似然比运算器，其中异或运算器与迭代 终止处理装置相连传输对应当前校验节点的行重RowWt个信息节点的后验概率似然比符 号位的异或结果信息，第一 2选1选择器与第二存储单元相连传输信息节点后验概率似然 比信息，第一 2选1选择器与异或运算器相连传输选择的信息节点的后验概率似然比信息， 第一 2选1选择器与比特信息运算器相连传输选择的信息节点的后验概率似然比信息，第 一存储单元与比特信息运算器相连传输上次迭代的校验更新值，比特信息运算器与校验节 点信息运算器相连传输信息节点的比特更新值，校验节点信息运算器与第一存储单元相连 传输本次迭代的校验更新值，校验节点信息运算器与信息节点后验概率似然比运算器相连 传输本次迭代的校验更新值和信息节点的比特更新值，信息节点后验概率似然比运算器与 译码处理装置交织网络相连传输信息节点后验概率似然比更新值。所述的比特信息运算器包括第一减法器、第一补码转换器和第一截位运算器，其 中第一减法器与第一 2选1选择器相连传输信息节点后验概率似然比，第一减法器与第一存储单元相连传输上次迭代的校验更新值，第一减法器与第一补码转换器相连传输信息节 点的信息更新值，第一补码转换器与第一截位运算器相连传输信息节点的信息更新值的符 号位绝对值数字形式信息，第一截位运算器与校验节点信息运算器相连传输信息节点的比 特更新值。所述的校验节点信息运算器包括缓存器、第一比较器、第一寄存器、第二 2选1 比较器、第二寄存器、第二比较器、译码后修正装置、第二截止运算器和第二补码转换器，其 中缓存器与比特信息运算器相连传输信息节点的比特更新值，缓存器分别与第二比较器 和信息节点后验概率似然比运算器相连传输信息节点的比特更新值，第一比较器与比特信 息运算器相连传输信息节点的比特更新值，第一比较器与第二 2选1比较器相连传输数据 位宽个1或者是当前比特更新值的最小值和次小值的符号位，第一比较器与第一寄存器相 连传输当前比特更新值的更新后最小值和次小值的符号位，第一寄存器与第二 2选1选择 器相连传输当前比特更新值的更新后最小值和次小值的符号位，第一比较器与第二寄存器 相连传输当前比特更新值的更新后最小值和次小值的符号位，第二寄存器与第二比较器相 连传输当前比特更新值的更新后最小值和次小值的符号位，第二比较器与译码后修正装置 相连传输当前比特更新值的更新后最小值或次小值的符号位以及信息节点比特更新值的 异或符号位信息，译码后修正装置与第二截位运算器相连传输线性函数修正后的信息，第 二截位运算器与第二补码转换器相连传输本次迭代的校验更新值的符号位绝对值数字形 式信息，第二补码转换器分别与第二存储单元和信息节点后验概率似然比运算器相连传输 本次迭代的校验更新值。本实施例中所述的译码处理装置，其执行流程如下1、选择输入数据第一 2选1选择器对输入的数据进行选择。当在译码过程中该信息节点第一次参 与译码，则选择信道信息llrChan，否则选择从第二存储单元中读出的信息节点后验概率似 然比。第一 2选1选择器的输出IlrSum传递给比特信息运算器。2、输出行校验判决结果异或运算器统计与当前校验节点相连的信息节点的后验概率似然比的硬判值是 否已经满足校验矩阵的校验条件，即对应当前校验节点的行重RowWt个信息节点的后验概 率似然比符号位进行异或，将结果输出给迭代终止处理装置。3、计算信息节点的比特更新值比特信息运算器从第一存储单元读出的上一次迭代的校验更新值IlrfMsgOld传 递给第一减法器，第一减法器将第一 2选1选择器的输出IlrSum和校验更新值IlrfMsgOld 相减，得到信息节点的信息更新值llrNewTmp。llrNewTmp传递给第一补码转换器，将补码 形式的数字转换成符号位-绝对值形式的数字llrNewUnsigned。由于累加的过程中可能会 出现数据位宽变大的情况，因此需要将第一补码转换器的输出送入到第一截位运算器，将 位宽改称原先预定的大小。第一截位运算器出来的比特更新值llr2Check送入校验节点信 息运算器。4、计算校验节点传递给信息节点的校验更新值第一截位运算器的输出llr2Check按顺序存放进缓存器中。缓存器的长度等于H 矩阵的最大行重。
校验节点信息运算器的操作又分为如下几步①计算与当前校验节点相连的所有信息节点的比特更新值的最小值和次小值。 (本实施例采用LMMSA方法，所以需要计算与当前校验节点相连的比特更新值中的最小值 和次小值。)第一比较器的一个输入是当前信息节点的比特更新值llr2Check，另一个输入为 当前校验节点接收到信息节点的比特更新值的最小值和次小值。当llr2Check小于当前接 收到的信息节点的比特更新值的最小值时，当前的次小值更换为最小值，最小值更换为该 信息节点的比特更新值llr2Check ；当IlrfCheck大于当前接收到的信息节点的比特更新 值的最小值，小于当前接收到的信息节点的比特更新值的次小值时，当前的最小值不变，次 小值更换为llr2Check;当llr2Check大于当前接收到的信息节点的比特更新值的次小值 时，最小值和次小值不变。比较完之后，最小值和次小值的更新结果存入第一寄存器中。第二 2选1选择器为第一比较器选择合适的比较数值。当比特更新值llr2Check 是传递给某个校验节点的第一个信息，则第二 2选1选择器选择1L··· 1 (1的个数等于数据 的位宽)作为当前最小值和当前次小值输出，否则第二 2选1选择器选择第一寄存器的输 出。当完成RowWt个数据的比较后，第一比较器的输出进入第二寄存器中，这就是与当前校 验节点相连的比特更新值中的最小值和次小值。②计算校验节点传递给信息节点的更新值第二寄存器得到与当前校验节点相连的所有信息节点传递给它的信息中的最小 值和次小值后，从缓存器中按顺序取出相应的数据Q，同第一寄存器传递过来的信息一起作 为第二比较器的输入。第二比较器从校验节点的结果中选择合适的值传递给信息节点，具 体操作方式是当Q和最小值的大小相同时，第二比较器将选取次小值，否则选取最小值。 接下来第二比较器将会把选取出来的值的符号位同Q的符号位进行异或运算作为校验节 点信息运算器输出值的符号位，而输出值的绝对值大小则是第二比较器输出值的大小。③译码后修正处理第二比较器的输出值输入到译码后修正装置中进行后处理修正。在本实施例中译码后修正装置仅采用一个偏置点和一个偏置修正值，即该装置内 部有2个比较单元，修正判断过程为第二比较器的输出值进入第一比较单元，当该输出值 大于设定的限幅点，则以限幅器的值输出；反之则在第二比较单元中与偏置点值进行比较， 若大于偏置点则通过减法单元减去偏置修正值，否则输出通过置零器置零。译码后修正装 置的输出就是校验节点传递给信息节点的校验更新值。经过译码后修正装置之后的输出送 入第二截位运算器。④截位运算从译码后修正装置出来的信息的位宽比校验更新值的位宽大，所以在进入第二补 码转换器之前，需要对该值进行的位宽进行调整，由第二截位运算器调整为校验更新值的 位宽。⑤数字格式转换将第二截位运算器的输出送入第二补码转换器，将符号位_绝对值形式的数字转 换为补码形式的数字llr2Msg。最后，从第二补码转换器出来的信息llr2Msg即本次迭代的校验更新值，存入第一存储单元。5、计算信息节点后验概率似然比更新值从缓存器出来的数据Q进入第三补码转换器中，由符号_绝对值形状转化为补码 形式llrNew，送入加法器。加法器的另一个输入是校验更新值llr2Msg，两个值相减，得到 信息节点后验概率似然比更新值llrSumNew。llrSumNew经过译码处理装置交织网络之后 存入第二存储单元。如图3所示，所述的译码后修正装置包括2个比较单元、1个减法单元、1个限幅 器和1个置零器，其中第一比较单元与第二比较单元相连，第二比较单元与减法单元相 连，减法单元与第二截位运算器相连，限幅器的一端与第一比较单元相连，限幅器的另一端 与第二截位运算器相连，置零器的一端与第二比较单元相连，置零器的另一端与第二截位 运算器相连。如图4所示，所述的迭代终止处理装置包括第三比较器、第四比较器、累加器和 第三寄存器，其中第三寄存器与译码处理装置相连传输行校验判决信息，第三寄存器与第 三比较器相连传输行校验判决信息，第三比较器与累加器相连传输行校验判决信息的异或 结果比较信息，累加器与第四比较器相连传输连续校验成功的层数，第四比较器分别与各 译码处理装置相连传输迭代终止信息。本实施例中所述的迭代终止处理装置的具体工作过程为第三寄存器将译码处理 装置送来的k个行校验判决结果进行存储，然后传递给第三比较器。第三比较器将k个判 决与0比较，当相等则输出0，表示该层的k个行校验全部满足，否则输出1。累加器用于统 计连续输入为0的个数，即连续校验成功的层数，一旦有非零输入则累加结果归零，累加器 将统计的结果输出给第四比较器。当第四比较器的输入与预设的连续满足层数相同，则说 明所有的子矩阵都满足，即译码过程已经译码得到收敛的码字，则使迭代终止信号为1，终 止译码处理装置的工作，否则迭代终止信号等于0。当采用本实施例系统对一个码长为8064、码率为1/2的非规则低密度校验码进行 译码，并行度k为96，层数为42，即子矩阵的个数为42。该非规则低密度校验码的所有行重 都为7，则具体的译码过程包括以下步骤步骤一，接收信道信息，信道信息将会被顺序的分割成84个子模块，每个子码块 对应96个信息节点。步骤二，第一 2选1选择器会在接收到的信道信息子码块IlrChan和第二存储单 元的输出之间进行选择，将选择结果IlrSum送入译码处理装置。当前信息节点第一次参与 译码，则选择相应的信道信息子码块作为输入，否则选择第二存储单元的输出作为输入。第 一次迭代结束之后，所有的信道信息子码块IlrChan都被送入译码处理装置；步骤三，从第一存储单元读出的上一次迭代的校验更新值llr2Msg01d和信息节 点后验概率似然比llrSum，传输给由译码处理装置处理；步骤四，将连续输入的信息节点后验概率似然比IlrSum的符号位做异或处理得 到行校验判决结果，传输给迭代终止处理装置；步骤五，在处理过程中，译码处理装置首先得到信息节点的比特更新值 llr2Check0根据信息节点的比特更新值llr2Check得到本次迭代校验节点传递给信息节 点的校验更新值llr2Msg并存入第一存储单元。接着，译码处理装置根据信息节点的比特更新值IlrfCheck和本次迭代校验节点传递给信息节点的校验更新值llr2Msg得到信息 节点后验概率似然比更新值llrSumNew，经过译码处理装置交织网络，然后存入第二存储单 元。如此循环72个周期，就完成了一次迭代。之后进入下一次迭代。依次类推，直到迭代结束。进入译码处理装置的上一次迭代的校验更新值IlrfMsgOld和信息节点后验概率 似然比IlrSum作为第一减法器的两个输入相减，得到信息节点的信息更新值llrNewTmp。 将llrNewTmp传递给第一补码转换器，将补码形式的数字转换成符号位_绝对值形式的数 字llrNewUnsigned。第一补码转换器的输出送入到第一截位运算器。第一截位运算器出来 的数据llr2Check按顺序存放进缓存器中，缓存器的长度为8。同时，比特更新值llr2Check 传递给第一比较器。步骤六，校验节点信息运算器中，第一比较器的一个输入是当前信息节点的比特 更新值llr2Check，另一个输入为当前校验节点接收到信息节点的比特更新值的最小值和 次小值。当llr2Check小于当前接收到的信息节点的比特更新值的最小值时，当前的次小 值更换为最小值，最小值更换为该信息节点的比特更新值llr2Check ；当llr2Check大于当 前接收到的信息节点的比特更新值的最小值，小于当前接收到的信息节点的比特更新值的 次小值时，当前的最小值不变，次小值更换为llr2Check ；当llr2Check大于当前接收到的 信息节点的比特更新值的次小值时，最小值和次小值不变。比较完之后，最小值和次小值的 更新结果存入第一寄存器中。第一比较器还将llr2Check的符号位与当前最小值和当前次 小值的符号位分别进行异或运算，作为更新后最小值和次小值的符号位。第二 2选1选择器为第一比较器选择合适的比较数值。当比特信息值llr2Check 是传递给某个校验节点的第一个信息，则第二 2选1选择器选择1L··· 1 (1的个数等于数据 的位宽)作为当前最小值和当前次小值输出，否则选择第一寄存器的输出。当完成RowWt 个数据的比较后，第一比较器的输出进入第二寄存器中，这就是与当前校验节点相连的所 有信息节点传递给它的信息中的最小值和次小值。第二寄存器得到与当前校验节点相连的所有信息节点传递给它的信息中的最小 值和次小值后，从缓存器中按顺序取出相应的数据Q，同第二寄存器传递过来的信息一起作 为第二比较器的输入。第二比较器从校验节点的结果中选择合适的值传递给信息节点，具 体操作方式是当Q和最小值的大小相同时，第二比较器将选取次小值，否则选取最小值。 接下来第二比较器将会把选取出来的值的符号位同Q的符号位进行异或运算作为这个装 置输出值的符号位，而输出值的绝对值大小则是第二比较器输出值的大小。第二比较器的输出输入到译码后修正装置中进行后处理修正，本译码系统的小数 位位宽为2，在本实施例中该装置仅采用一个偏置点(2)和一个偏置修正值(2)，修正判断 过程为第二比较器的输出进入第一比较单元，当该输出大于设定的限幅点(75)，则以限 幅器的值(75)输出；反之则在第二比较单元中与偏置点值(2)进行比较，当大于偏置点则 通过减法器704减去偏置修正值(2)，否则输出通过置零器705置零。译码后修正装置的输 出就是校验节点传递给信息节点的校验更新值。从译码后修正装置出来的信息的位宽比校验节点的更新值的位宽大，所以在进入 第二补码转换器之前，需要对该值进行的位宽进行调整，由第二截位运算器调整为校验节 点的位宽。
将第二截位运算器的输出送入第二补码转换器，将符号位_绝对值形式的数字转 换为补码形式的数字llr2Msg，从第二补码转换器出来的信息llr2Msg即位校验节点的更 新值，存入第一存储单元。步骤七，从缓存器出来的Q进入第三补码转换器中，由符号-绝对值形状转化为补 码形式llrNew，送入加法器。加法器的另一个输入是校验更新值llr2Msg，两个值相减，得 到信息节点后验概率似然比更新值llrSumNew。1 IrSumNew经过译码处理装置交织网络之 后存入第二存储单元。步骤八，迭代终止处理装置中，第三寄存器将译码处理装置送来的k个行校验判 决结果进行存储，然后传递给第三比较器。第三比较器将k个判决与0比较，当相等则输出 0，表示该层的k个行校验全部满足，否则输出1。累加器用于统计连续输入为0的个数，即 连续校验成功的层数，一旦有非零输入则累加结果归零，累加器将统计的结果输出给第四 比较器。当第四比较器的输入与预设的连续满足层数相同，则说明所有的子矩阵都满足，即 译码过程已经译码得到收敛的码字，则使迭代终止信号为1，终止译码处理装置的工作，否 则迭代终止信号等于0。当分别采用本实施例系统和背景技术中的分层的非规则低密度校验码译码器进 行译码时，得到的误码率比较示意图如图5所示，得到的误帧率比较示意图如图6所示，由 图5和图6可知，本实施例系统显著降低了误码率和误帧率。
权利要求
一种低密度校验码的译码系统，包括若干译码处理装置、第一存储单元、第二存储单元、译码处理装置交织网络和迭代终止处理装置，其特征在于，第一存储单元分别与每个译码处理装置相连传输上次迭代的校验更新值和本次迭代的校验更新值，迭代终止处理装置分别与每个译码处理装置相连传输迭代终止信号和行校验判决信息，第二存储单元分别与每个译码处理装置相连传输信息节点的后验概率似然比和后验概率似然比更新值，每个译码处理装置分别与译码处理装置交织网络相连传输信息节点的后验概率似然比更新值，译码处理装置交织网络与第二存储单元相连传输调序后的信息节点的后验概率似然比更新值；所述的译码处理装置包括第一2选1选择器、异或运算器、比特信息运算器、校验节点信息运算器和信息节点后验概率似然比运算器，其中异或运算器与迭代终止处理装置相连传输对应当前校验节点的行重个信息节点的后验概率似然比符号位的异或结果信息，第一2选1选择器与第二存储单元相连传输信息节点后验概率似然比信息，第一2选1选择器与异或运算器相连传输选择的信息节点的后验概率似然比信息，第一2选1选择器与比特信息运算器相连传输选择的信息节点的后验概率似然比信息，第一存储单元与比特信息运算器相连传输上次迭代的校验更新值，比特信息运算器与校验节点信息运算器相连传输信息节点的比特更新值，校验节点信息运算器与第一存储单元相连传输本次迭代的校验更新值，校验节点信息运算器与信息节点后验概率似然比运算器相连传输本次迭代的校验更新值和信息节点的比特更新值，信息节点后验概率似然比运算器与译码处理装置交织网络相连传输信息节点后验概率似然比更新值。
2.根据权利要求1所述的低密度校验码的译码系统，其特征是，所述的比特信息运算 器包括第一减法器、第一补码转换器和第一截位运算器，其中第一减法器与第一 2选1 选择器相连传输信息节点后验概率似然比，第一减法器与第一存储单元相连传输上次迭代 的校验更新值，第一减法器与第一补码转换器相连传输信息节点的信息更新值，第一补码 转换器与第一截位运算器相连传输信息节点的信息更新值的符号位绝对值数字形式信息， 第一截位运算器与校验节点信息运算器相连传输信息节点的比特更新值。
3.根据权利要求1所述的低密度校验码的译码系统，其特征是，所述的校验节点信息 运算器包括缓存器、第一比较器、第一寄存器、第二 2选1比较器、第二寄存器、第二比较 器、译码后修正装置、第二截止运算器和第二补码转换器，其中缓存器与比特信息运算器 相连传输信息节点的比特更新值，缓存器分别与第二比较器和信息节点后验概率似然比运 算器相连传输信息节点的比特更新值，第一比较器与比特信息运算器相连传输信息节点的 比特更新值，第一比较器与第二 2选1比较器相连传输数据位宽个1或者是当前比特更新 值的最小值和次小值的符号位，第一比较器与第一寄存器相连传输当前比特更新值的更新 后最小值和次小值的符号位，第一寄存器与第二 2选1选择器相连传输当前比特更新值的 更新后最小值和次小值的符号位，第一比较器与第二寄存器相连传输当前比特更新值的更 新后最小值和次小值的符号位，第二寄存器与第二比较器相连传输当前比特更新值的更新 后最小值和次小值的符号位，第二比较器与译码后修正装置相连传输当前比特更新值的更 新后最小值或次小值的符号位以及信息节点比特更新值的异或符号位信息，译码后修正装 置与第二截位运算器相连传输线性函数修正后的信息，第二截位运算器与第二补码转换器 相连传输本次迭代的校验更新值的符号位绝对值数字形式信息，第二补码转换器分别与第二存储单元和信息节点后验概率似然比运算器相连传输本次迭代的校验更新值。
4.根据权利要求1所述的低密度校验码的译码系统，其特征是，所述的译码后修正装 置包括n+l个比较单元、η个减法单元、1个限幅器和1个置零器，其中第一比较单元与第 二比较单元相连，第二比较单元与第一减法单元相连，第一减法单元与第三比较单元相连， 第i比较单元与第i_l减法单元相连，第i_l减法单元与第i+Ι比较单元相连，以此类推，第 η减法单元与第二截位运算器相连，限幅器的一端与第一比较单元相连，限幅器的另一端与 第二截位运算器相连，置零器的一端与第η+1比较单元相连，置零器的另一端与第二截位 运算器相连。
5.根据权利要求1所述的低密度校验码的译码系统，其特征是，所述的迭代终止处理 装置包括第三比较器、第四比较器、累加器和第三寄存器，其中第三寄存器与译码处理 装置相连传输行校验判决信息，第三寄存器与第三比较器相连传输行校验判决信息，第三 比较器与累加器相连传输行校验判决信息的异或结果比较信息，累加器与第四比较器相连 传输连续校验成功的层数，第四比较器分别与各译码处理装置相连传输迭代终止信息。
6.根据权利要求1所述的低密度校验码的译码系统，其特征是，所述的译码处理装置 交织网络将译码处理装置得到的信息节点后验概率似然比更新值循环移位到正确的位置 上，并存入第二存储单元。
7.根据权利要求1所述的低密度校验码的译码系统，其特征是，所述的第一存储单元 将上次迭代的校验节点传递给信息节点的校验更新值输出给译码处理装置，并存储译码处 理装置传输过来的本次迭代中的检验更新值。
8.根据权利要求1所述的低密度校验码的译码系统，其特征是，所述的第二存储单元 将信息节点的后验概率似然比传递给译码处理装置，并存储译码处理装置传输过来的信息 节点的后验概率似然比更新值。
9.根据权利要求1所述的低密度校验码的译码系统，其特征是，所述的译码处理装置 的个数等于译码系统的并行度。
全文摘要
一种通信技术领域的低密度校验码的译码系统，包括若干译码处理装置、第一存储单元、第二存储单元、译码处理装置交织网络、迭代终止处理装置，其中译码处理装置包括第一2选1选择器、异或运算器、比特信息运算器、校验节点信息运算器和信息节点后验概率似然比运算器，校验节点信息运算器包括缓存器、第一比较器、第一寄存器、第二2选1比较器、第二寄存器、第二比较器、译码后修正装置、第二截止运算器和第二补码转换器，译码后修正装置包括n+1个比较单元、n个减法单元、1个限幅器和1个置零器。本发明加入译码后修正装置，显著降低了误码率和误帧率，对迭代终止处理装置进行简化，节省了译码系统硬件资源消耗。
文档编号H03M13/11GK101895375SQ20101023531
公开日2010年11月24日 申请日期2010年7月28日 优先权日2010年7月28日
发明者俞晖, 徐友云, 李浩然, 王轶翔 申请人:上海交通大学