专利名称：耐高压驱动器的制作方法
技术领域：
本发明涉及集成电路(IC)设计，更具体地，涉及驱动电路设计。
背景技术：
半导体场效应晶体管使用二氧化硅或“氧化物”作为栅极氧化物材料。对于给定的厚度，氧化物仅可以容忍特定量的电压应力。氧化物层可以以每埃(A) 0.8-1.1V瞬时击穿。即使远远低于上述击穿电压的过量电压可以劣化栅极氧化物完整性(GOI)，并导致最终的故障。在最新的半导体集成电路(IC)中，总是存在栅极氧化物会经受过量电压的情况。 例如，在闪存设备中，程序或擦除可要求高达18V的电压。在电熔丝电路中，编程还可以要求高达2. 75V的电压，而一般的操作电压仅为1. 2V。这些高电压将特别会使用于传送这种高电压的驱动器设备产生压力。互补金属氧化物半导体(CM0Q反相器最常用于这种驱动器设备。传统的CMOS反相器包括连接至高压电源VDDQ的P型金属氧化物半导体(PMOS) 晶体管以及连接至地VSS的N型金属氧化物半导体(NMOS)晶体管。PMOS晶体管和NMOS晶体管的栅极一起连接至反相器的输入端IN。PMOS晶体管和NMOS晶体管的漏极一起连接至反相器的输出端OUT。PMOS晶体管和NMOS晶体管的衬底分别连接有VDDQ和VSS。当输入端IN施加有VDDQ电压时，NMOS晶体管的栅极氧化物将经受VDDQ，而PMOS晶体管的栅极氧化物没有施加应力。另一方面，当输入端IN施加有VSS时，PMOS晶体管的栅极氧化物将经受VDDQ电压。根据经验，通过依赖于时间的介质击穿(TDDB)度量进行判断，NMOS晶体管的栅极氧化物比PMOS晶体管更加对电压应力敏感。在相同的应力电压下，NMOS晶体管的栅极氧化物比PMOS晶体管的栅极氧化物大约弱55倍。低NMOS栅极氧化物鲁棒性降低了驱动器总的耐高压性。
发明内容
为解决上述问题，本发明提供了一种耐高压反相器电路，包括第一 PMOS晶体管， 源极连接至第一高压电源(VDDQ)，漏极连接至第一节点；第二 PMOS晶体管，源极连接至第一节点，漏极连接至输出端；第一 NMOS晶体管，源极连接至低压电源(VSS)，漏极连接至第二节点；第二 NMOS晶体管，源极连接至第二节点，漏极连接至输出端；通过具有在VDDQ和 VSS之间摆动的电压的第一信号来控制的第一 PMOS晶体管的栅极；通过具有在第二高压电源(VDD)和VSS之间摆动的电压的第二信号来控制的第一 NMOS晶体管和第二 PMOS晶体管的栅极，其中，VDD低于VDDQ ；以及利用大于VSS的第一电压来加偏压的第二 NMOS晶体管的栅极。其中，第一电压为VDD。其中，第一信号在VDDQ和VSS之间摆动的电压和第二信号在VDD和VSS之间摆动的电压在相同的方向上是同步的。
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其中，第一信号和第二信号的电压摆动是同时的。该电路还包括降压转换器，用于提供第一信号和第二信号。其中，降压转换器包括至少两个串联的PMOS晶体管和一个NMOS晶体管。该电路还包括电子熔丝元件，与开关器件串联，通过耐高压反相器电路的输出来控制开关器件。其中，开关器件是NMOS晶体管，其栅极连接至耐高压反相器电路的输出端。此外，还提出了一种熔丝控制电路，包括第一 PMOS晶体管，源极连接至第一高压电源(VDDQ)，漏极连接至第一节点；第二 PMOS晶体管，源极连接至第一节点，漏极连接至输出端；第一 NMOS晶体管，源极连接至低压电源(VSS)，漏极连接至第二节点；第二 NMOS晶体管，源极连接至第二节点，漏极连接至输出端；通过具有在VDDQ和VSS之间摆动的电压的第一信号来控制的第一 PMOS晶体管的栅极；通过具有在第二高压电源(VDD)和VSS之间摆动的电压的第二信号来控制的第一 NMOS晶体管和第二 PMOS晶体管的栅极，其中，VDD低于 VDDQ ；利用大于VSS的第一电压来加偏压的第二 NMOS晶体管的栅极；以及电子熔丝元件， 与开关器件串联，开关元件的控制端连接至输出端。其中，第一电压为VDD。其中，第一信号在VDDQ和VSS之间摆动的电压和第二信号在VDD和VSS之间摆动的电压在相同的方向上是同步的。其中，第一信号和第二信号的电压摆动是同时的。该电路还包括降压转换器，用于提供第一信号和第二信号。其中，降压转换器包括至少两个串联的PMOS晶体管和一个NMOS晶体管。其中，开关器件是NMOS晶体管，其栅极连接至耐高压反相器电路的输出端。此外，还提供了一种方法，包括提供耐高压反相器电路，反相器电路包括第一 PMOS晶体管，源极连接至第一高压电源(VDDQ)，漏极连接至第一节点；第二PMOS晶体管，源极连接至第一节点，漏极连接至输出端；第一 NMOS晶体管，源极连接至低压电源(VSS)j· 极连接至第二节点；以及第二 NMOS晶体管，源极连接至第二节点，漏极连接至输出端；利用具有在VDDQ和VSS之间摆动的电压的第一信号来控制第一 PMOS晶体管的栅极；利用具有在第二高压电源(VDD)和VSS之间摆动的电压的第二信号来控制第一 NMOS晶体管和第二 PMOS晶体管的栅极，其中，VDD低于VDDQ ；以及利用大于VSS的第一电压来对第二 NMOS晶体管的栅极加偏压，其中，第一信号在VDDQ和VSS之间摆动的电压和第二信号在VDD和VSS 之间摆动的电压在相同的方向上是同步的。其中，第一电压为VDD。该方法还包括以下步骤利用降压转换器提供第一信号和第二信号。该方法还包括以下步骤提供与开关器件串联的电子熔丝元件，并利用耐高压反相器电路的输出来控制开关器件。其中，开关器件是NMOS晶体管，其栅极连接至耐高压反相器电路的输出端。
附图示出了优选实施例以及本发明相关的其他信息，其中图1是示出耐高压CMOS反相器的示意图，图2A和图2B示出了当输出分别为低和高时用于图1的反相器的偏压条件；图3是示出根据实施例的耐高压CMOS反相器的示意图，图4A和图4B示出了当输出分别为低和高时用于图3的反相器的偏压条件；图5是示出采用图3的耐高压CMOS反相器的字线驱动器的示意图；图6是示出采用图3的耐高压CMOS反相器的熔丝模块的示意图；以及图7示出了操作耐高压CMOS反相器的方法的实施例。
具体实施例方式与被认为是整个说明书的一部分的附图了解示例性实施例的描述。除非另有描述，关于电子附接、耦合等的术语(诸如“连接”和“互连”)是指结构通过中间结构直接或间接地彼此通信的关系。图1是示出在一般分配的共同代决美国专利申请第12/057，585号(其对应于美国专利申请公开第2009/0M3705号)中所公开类型的耐高压CMOS反相器的示意图，其全部内容结合于此作为参考。类似于传统的CMOS反相器，CMOS反相器100具有串联连接在VDDQ和VSS之间的PMOS晶体管110和NMOS晶体管120，它们的漏极共同连接至输出端 OUTPUT。然而，与传统的CMOS反相器不同，图1的PMOS晶体管110和NMOS晶体管120的栅极没有一起连接至单个输入端。相反，晶体管的栅极分别施加偏压。PMOS 110的输入在 VDDQ和VSS之间摆动，而匪OS 120的输入在低于VDDQ的另一高压源VDD和VSS之间摆动。 当期望在端子OUTPUT处输出高压时，输入端PIN和NIN均施加有VSS。PMOS晶体管110将导通，以将输出端OUTPUT拉升到VDDQ，而NMOS晶体管120将截止。当在输出端OUTPUT处期望输出低压时，PMOS晶体管110的输入端PIN将施加有VDDQ，其使PMOS晶体管110截止，并且NMOS晶体管120的栅极将施加有VDD驱动电压，其使NMOS晶体管120导通，并将输出端OUTPUT拉到VSS。以这种方式，NMOS晶体管120的栅极不经受VDDQ电压，这可以引起其中的栅极氧化物的损坏。即使当PIN处于VSS时PMOS晶体管110的栅极仍然经受 VDDQjPMOS栅极氧化物比NMOS栅极氧化物更加稳定。因此，提高了反相器100的总体耐高压性。在高密度器件(诸如电子熔丝)中，由于上述GOI问题，限制了应力时间。这限制了程序时间和存储器尺寸。驱动器100很好地进行操作以缓解GOI问题，因此增加了编程操作时间以允许VDDQ(例如，2. 75V)被施加给更大的存储器尺寸。然而，由于存储器密度随着减小的晶体管尺寸(例如，40nm以下)而增加，所以分别如图2A和图2B所示，驱动器 100会产生可靠性问题字线“on” (PM0S 110可靠性问题)和待机模式或字线“off ” (NM0S 120可靠性问题)。例如，对于深亚微米(deep sub-micron)器件(例如，40nm以下)，在图 2A条件下用于PMOS 110的2. 75V栅极-漏极电压会引起可靠性问题。类似地，在图2B条件下用于NMOS 120的2. 75V栅极-漏极电压会引起可靠性问题，尤其对于耐受性差的NMOS 晶体管。与图3、图4A和图4B相关地描述基于驱动器设计200的修改CMOS反相器，不论是处于程序模式还是待机模式，当施加高电压时，以上的描述都可以减少这些可靠性应力问题。图3示出了结合CMOS反相器的耐高压驱动器200的实施例。以从电源节点VSS 到电源节点VDDQ的顺序，驱动器200包括第一 NMOS晶体管220，其源极连接至VSS，漏极连接至节点222 ；第二 NMOS晶体管225，其源极连接至节点222，漏极连接至输出节点(为了方便标为WJ ；第一 PMOS晶体管210，其源极连接至电源节点VDDQ，漏极连接至节点212 ； 以及第二 PMOS晶体管215，其漏极连接至节点212，源极连接至输出节点。利用在VSS和高压电源VDDQ之间摆动的信号来驱动第一 PMOS晶体管210的栅极，以及利用在VSS和低于 VDDQ的VDD之间摆动的信号来驱动第一 NMOS晶体管220的栅极。应该理解，这两个驱动信号的转换是同步的，即，同时且在相同方向。利用在VSS和VDD之间摆动的信号驱动第二 PMOS晶体管215的栅极，以及第二 NMOS晶体管225的栅极连接至恒定的高电压，使得NMOS 晶体管225导通。通过实例，该恒定电压可以为VDD。驱动器200利用两个原则来保护PMOS 210和NMOS 270免受GOI。首先，PMOS和 NMOS晶体管210、220的输入是分离的。第二，PMOS和NMOS晶体管的堆叠用于减小每个MOS 两端的电压，以在器件截止时出现的高压应力下增强器件可靠性。参照图4A和图4B更加详细地示出了这一点。图4A和图4B分别示出了当字线处于off状态(即，反相器的输出为低(VSS))时的偏压条件以及当字线处于on状态(即，反相器的输出为高(VDDQ))时的那些条件。在该实例中，VDDQ被设置为2. 75V，VDD被设置为0. 9V。通过实例，只有0. 9V是用于特定的 45nm通用逻辑电路的VDD值，应该理解，可以与所选制造工艺和生产相一致地采用其他VDD 值。在off状态下(图4A)，PM0S 210被设置为VDDQ，使PMOS 210截止，并且NMOS 220被设置为VDD，使NMOS 220导通。NMOS 225还被连接至高电压(例如，VDD)并且导通。PMOS 215利用电压VDD驱动并且截止。在所示实施例中，PMOS 215和NMOS 220连接至相同的驱动信号。当输出为低(OV)时，电路和这些偏压条件保护PMOS 210免受过量电压应力的影响。节点212处的电压达到最大的0. 9V加上PMOS晶体管的阈值电压(Vt)(即，0. 9V+Vt)， 因为如果电压大于0.9V+Vt，则第二 PMOS 215将截止。第一 PMOS晶体管210经历的最大栅极-漏极电压(Vgd)为2. 75-(0. 9V+Vt)，S卩，1. 65V_Vt，其小于VDDQ。PMOS晶体管足够稳定来承受该电压。相反，利用图1的反相器，当输出WL为低(OV)时，PMOS晶体管110的栅极-漏极电压为2. 75V。在on状态下(图4B)，PMOS 210被设置为0V，使PMOS 210导通，并且匪OS 220 被设置为0V，使NMOS 220截止。NMOS 225再次被连接至高电压(例如，VDD)，以使其导通。利用电压OV驱动PMOS 215并且使其导通。电路和这些偏压条件保护NMOS 220免受过量电压应力的影响。节点222处的电压达到最大的0. 9V减去NMOS晶体管的阈值电压 (Vt)(即，0. 9V-Vt)，这是由于如果节点222处的电压大于0.9V-Vt，则第二 NMOS 225将截止(Vgs < Vt)。NMOS 225导通，以减小了节点222处的电压，因此保护了第一 NMOS晶体管220。如此，第一 NMOS晶体管220经历的最大栅极-漏极电压(Vgd)为0.9V_Vt，其小于 VDDQ。相反，利用图1的反相器，当输出WL为高(2. 75V)时，NMOS晶体管120的栅极-漏极电压为满额2.75V。NMOS 225的栅极-漏极电压(Vgd)在这些偏压条件下为1.65V，但是在VDDQ = 2. 75V时最大的累积时间在熔丝编程规范中通常小于1秒，使得最新的应力不是问题。下表I记录了用于图2的驱动器100和图3的驱动器200的NMOS和PMOS栅极氧化物的一组依赖于时间的介质击穿(TDDB)数据。所选的工艺生产为40nm逻辑电路生产， 且温度被设置为125°C，在设置寿命中存在0. 的器件故障率。该表包括关于器件尺寸、栅极、漏极、源极和衬底电压、应力时间(stress time)和寿命的信息。“应力时间”表示晶体管经受应力的实际时间。例如，0.6%is可以为用于熔丝的实际程序时间。当熔丝被编程时，缓冲器的输出为2. 75V。NMOS的应力时间仅为0. 64ms0当熔丝没有被编程时，缓冲器的输出为0V。PMOS的应力时间为1000ms (即，1秒)。“寿命”是指在强加偏压下发生0. 1 % 器件故障率的时间，其通过TDDB计算根据仿真来确定。表 I
面积 (μιη2 )状态VgVdVsVb应力时间(ms )寿命 (ms)驱动器 100PMOS 110460.8Off2.7502.752.7510001.44NMOS 120230.4Off02.75000.640.08驱动器PMOS 210460.8Off2.751.222.752.7510004552200NMOS 220230.4Off00.75000.64非常安全如该表所示，驱动器200中独立驱动信号和堆叠器件的使用减小了当使用高压电源(VDDQ)时对off状态NMOS和off状态PMOS晶体管上的氧化物应力。图5是示出采用图3的耐高压CMOS反相器200的字线驱动器300的示意图。字线驱动器300包括降压转换器310，以在PMOS晶体管210、215和NMOS晶体管220的栅极处提供不同的电压。PMOS晶体管312、314、315和317可以以高电压VDDQ进行操作。串联的 PMOS晶体管312和315使NMOS晶体管320的电压下降。类似地，串联的PMOS晶体管314 和317使NMOS晶体管322的电压下降。NMOS晶体管320和322以及反相器324、326、328、 330和332以相对较低的电源VDD (未示出)进行操作。来自解码器的字线选择信号可以被输入至反相器324。CMOS反相器200的晶体管的栅极处的电压是同步的，S卩，当PMOS 210 的栅极为高时，NMOS 220和PMOS 215的栅极也为高，反之亦然，但是当都处于较高电压时， PMOS 210的栅极大大高于NMOS 220和PMOS 215的栅极。电路310只是降压转换器的一个实例，本领域的技术人员能够构造不同结构的这种电路。图6是示出采用图3的耐高压CMOS反相器的熔丝模块400的示意图。耐高压CMOS 反相器200输出至开关NMOS晶体管410的栅极。当NMOS晶体管410导通时，串联连接至NMOS晶体管410的熔丝420将被编程。在传统的CMOS反相器中，在电源接通期间，PMOS晶体管可以在NMOS晶体管导通之前导通非常短的时间。当通过这种传统的驱动器控制熔丝模块400时，NMOS晶体管410在电源接通期间临时导通，这会导致熔丝420的误编程。然而，当使用具有独立控制的栅极电压控制的耐高压CMOS反相器200时，NMOS晶体管220会由于较小的电压上升而较早导通，这防止了反相器生成电压尖峰。因此，熔丝模块400将不会遭遇误编程问题。图7示出了操作耐高压CMOS反相器200的方法。在步骤510中，利用具有VDDQ摆动的第一信号来控制PMOS 210的栅极。在步骤520中，利用具有VDD摆动的第二信号来控制匪OS 220和PMOS 215的栅极。VDD低于VDDQ，并且第一信号在VDDQ和VSS之间摆动的电压和第二信号在VDD和VSS之间摆动的电压在相同的方向上是同步的。在步骤530中， NMOS 225的栅极被加偏压为高。如上所述，基于CMOS反相器的驱动器利用了两个原则来保护其晶体管免受G0I。 首先，PMOS和NMOS晶体管的输入是分离的。第二，PMOS和NMOS晶体管的堆叠用于减小每个MOS两端的电压。这种设计显示出在器件截止时出现的高压应力下增强的器件可靠性。在耐高压反相器电路的特定实施例中，反相器电路包括第一 PMOS晶体管，其源极连接至第一高压电源(VDDQ)，漏极连接至第一节点；第二 PMOS晶体管，其源极连接至第一节点，漏极连接至输出端；第一 NMOS晶体管，其源极连接至低压电源(VSS)，漏极连接至第二节点；第二NMOS晶体管，其源极连接至第二节点，漏极连接至输出端。通过具有在VDDQ 和VSS之间摆动的电压的第一信号来控制第一 PMOS晶体管的栅极。通过具有在第二高压电源(VDD)和VSS之间摆动的电压的第二信号来控制第一 NMOS晶体管和第二 PMOS晶体管的栅极。VDD低于VDDQ。在实施例中，第一信号在VDDQ和VSS之间摆动的电压和第二信号在VDD和VSS之间摆动的电压在相同的方向上是同步的。第二 NMOS晶体管的栅极利用大于VSS的第一电压来加偏压。在一些实施例中，电子熔丝元件被设置为与开关器件串联。开关器件的控制端连接至反相器的输出端。尽管根据示例性实施例描述了本发明，但其不限于此。所附权利要求应该被广泛地构造为包括本发明的其他变型和实施例，本领域的技术人员可以在不背离本发明的精神和范围的情况下做出这些变型和实施例。
权利要求
1.一种耐高压反相器电路，包括第一 PMOS晶体管，源极连接至第一高压电源(VDDQ)，漏极连接至第一节点； 第二 PMOS晶体管，源极连接至所述第一节点，漏极连接至输出端； 第一 NMOS晶体管，源极连接至低压电源(VSS)，漏极连接至第二节点； 第二 NMOS晶体管，源极连接至所述第二节点，漏极连接至所述输出端； 通过具有在VDDQ和VSS之间摆动的电压的第一信号来控制的所述第一 PMOS晶体管的栅极；通过具有在第二高压电源(VDD)和VSS之间摆动的电压的第二信号来控制的所述第一 NMOS晶体管和所述第二 PMOS晶体管的栅极，其中，VDD低于VDDQ ；以及利用大于VSS的第一电压来加偏压的所述第二 NMOS晶体管的栅极。
2.根据权利要求1所述的耐高压反相器电路，其中，所述第一电压为VDD。
3.根据权利要求1所述的耐高压反相器电路，其中，所述第一信号在VDDQ和VSS之间摆动的电压和所述第二信号在VDD和VSS之间摆动的电压在相同的方向上是同步的。
4.根据权利要求3所述的耐高压反相器电路，其中，所述第一信号和所述第二信号的电压摆动是同时的。
5.根据权利要求1所述的耐高压反相器电路，还包括降压转换器，用于提供所述第一信号和所述第二信号。
6.根据权利要求5所述的耐高压反相器电路，其中，所述降压转换器包括至少两个串联的PMOS晶体管和一个NMOS晶体管。
7.根据权利要求1所述的耐高压反相器电路，还包括电子熔丝元件，与开关器件串联，通过所述耐高压反相器电路的输出来控制所述开关器件。
8.根据权利要求7所述的耐高压反相器电路，其中，所述开关器件是NMOS晶体管，其栅极连接至所述耐高压反相器电路的所述输出端。
9.一种熔丝控制电路，包括第一 PMOS晶体管，源极连接至第一高压电源(VDDQ)，漏极连接至第一节点； 第二 PMOS晶体管，源极连接至所述第一节点，漏极连接至输出端； 第一 NMOS晶体管，源极连接至低压电源(VSS)，漏极连接至第二节点； 第二 NMOS晶体管，源极连接至所述第二节点，漏极连接至所述输出端； 通过具有在VDDQ和VSS之间摆动的电压的第一信号来控制的所述第一 PMOS晶体管的栅极；通过具有在第二高压电源(VDD)和VSS之间摆动的电压的第二信号来控制的所述第一 NMOS晶体管和所述第二 PMOS晶体管的栅极，其中，VDD低于VDDQ ；利用大于VSS的第一电压来加偏压的所述第二 NMOS晶体管的栅极；以及电子熔丝元件，与开关器件串联，所述开关元件的控制端连接至所述输出端。
10.一种方法，包括提供耐高压反相器电路，所述反相器电路包括第一 PMOS晶体管，源极连接至第一高压电源(VDDQ)，漏极连接至第一节点； 第二 PMOS晶体管，源极连接至所述第一节点，漏极连接至输出端； 第一 NMOS晶体管，源极连接至低压电源(VSS)，漏极连接至第二节点；以及第二 NMOS晶体管，源极连接至所述第二节点，漏极连接至所述输出端；利用具有在VDDQ和VSS之间摆动的电压的第一信号来控制所述第一 PMOS晶体管的栅极；利用具有在第二高压电源(VDD)和VSS之间摆动的电压的第二信号来控制所述第一 NMOS晶体管和所述第二 PMOS晶体管的栅极，其中，VDD低于VDDQ ；以及利用大于VSS的第一电压来对所述第二 NMOS晶体管的栅极加偏压， 其中，所述第一信号在VDDQ和VSS之间摆动的电压和所述第二信号在VDD和VSS之间摆动的电压在相同的方向上是同步的。
全文摘要
耐高压驱动器(耐高压反相器电路)，包括第一PMOS晶体管，源极连接至VDDQ，漏极连接至第一节点；第二PMOS晶体管，源极连接至第一节点，漏极连接至输出端；第一NMOS晶体管，源极连接至VSS，漏极连接至第二节点；第二NMOS晶体管，源极连接至第二节点，漏极连接至输出端。通过具有在VDDQ和VSS之间摆动的电压的第一信号来控制第一PMOS晶体管的栅极。通过具有在VDD和VSS之间摆动的电压的第二信号来控制第一NMOS晶体管和第二PMOS晶体管的栅极。VDD低于VDDQ。第二NMOS晶体管的栅极利用大于VSS的第一电压来加偏压。
文档编号H03K19/0185GK102447468SQ20111020915
公开日2012年5月9日 申请日期2011年7月25日 优先权日2010年9月30日
发明者林松杰, 许国原, 陈柏宏, 黄建程 申请人:台湾积体电路制造股份有限公司