专利名称：一种同向正交信号模数转换器的制作方法
技术领域：
本发明涉及电子领域，尤其涉及一种同向正交信号模数转换器。
背景技术：
ADC (Analog-to-Digital Converter,模数转换器)是通信系统和通信终端必不可少的部分。在通信终端中ADC把射频收发机芯片输出的模拟信号处理成数字基带芯片能够识别的数字信号，因此ADC在通信终端中是必不可少的。射频收发机芯片和数字基带芯片是通信终端中最重要的芯片，射频收发机芯片工作时，接收通路中信号并将该信号通过混频器解调成I/Q (In-phase/Quadrature,同向正交)信号，I/Q信号的相位差距90度，I/Q信号通过模拟基带处理后送到ADC。目前对于I/Q信号的模数转换通行的做法是采用两个ADC，即I信号使用一个ADC, Q信号使用另一个ADC。图1为现有技术中I/Q信号的模数转换装置的结构图。如图1所示，现有技术中，1、Q信号的模数转换各自采用一个ADC电路，其中，I信号的模数转换电路包括I路S/H (samp I e/ho I d，采样/保持)电路和与该I路S/Η电路相连的IADC (BPI路信号的ADC)电路，输入模拟信号中的I路信号(即图1中的模拟输入I路)先经过I路S/Η电路的采样，再由IADC电路进行模数转换，最后输出模拟I路信号的数字信号(即图1中的数字输出I路)。再如图1所示，Q信号的模数转换电路包括Q路S/H (sample/hold,采样/保持)电路和与该Q路S/Η电路相连的QADC (即Q路信号的ADC)电路，输入模拟信号中的Q路信号(即图1中的模拟输入Q路)先经过Q路S/Η电路的采样，再由QADC电路进行模数转换，最后输出模拟Q路信号的数字信号(即图1中的数字输出Q路)。图1中的IADC电路和QADC电路分别由多个结构相同的子级转换电路串联而成。图2为图1中IADC电路和QADC电路中一个子级转换电路的结构图。如图2所示，IADC电路和QADC电路的一个子级转换电路包括采样与余量增益模块、子ADC模块和子DAC模块。采样与余量增益模块的第一输入端与子ADC模块的输入端接输入的模拟信号(该输入的模拟信号是由上一级子级转换电路输出的)，子ADC模块的输出端接子DAC模块的输入端，子DAC模块的输出端接采样与余量增益模块的第二输入端，采样与余量增益模块的输出端为该子级转换电路的输出端，输出模拟信号送入下一级子级转换电路。由上可见，现有技术中，由于针对1、Q信号分别使用了一个ADC，因此整个I/Q信号的模数转换电路的面积和功耗都比较大，并且由于1、Q信号通过两个ADC进行数据转换，会造成I/Q信号转换后所得的数字I/Q信号不匹配。
发明内容
本发明所要解决的技术问题是提供一种同向正交信号模数转换器，减小同向正交信号I/Q信号的模数转换电路的面积和功耗，降低模数转换后所得数字I/Q信号的不匹配性。为解决上述技术问题，本发明提出了一种同向正交信号模数转换器，包括:米样及初步A/D转换电路，用于对输入的模拟同向正交信号中的模拟I信号和模拟Q信号分别进行同步采样、初步模数转换及初步余量增益处理，同步输出初步模数转换后的I路数字信号和Q路数字信号，交错输出I路余量增益信号和Q路余量增益信号；
复用A/D转换电路，用于对所述I路余量增益信号和Q路余量增益信号交错进行模数转换。进一步地，上述同向正交信号模数转换器还可具有以下特点，所述采样及初步A/D转换电路包括I路采样与余量增益模块、I路子ADC模块、I路子DAC模块、Q路采样与余量增益模块、Q路子ADC模块、Q路子DAC模块；
所述I路采样与余量增益模块的第一输入端与所述I路子ADC模块的输入端相连并且共同接输入的模拟I信号，所述I路子ADC模块的输出端接所述I路子DAC模块的输入端并输出初步模数转换后的I路数字信号，所述I路子DAC模块的输出端接所述I路采样与余量增益模块的第二输入端，所述I路采样与余量增益模块的输出端接该采样及初步A/D转换电路的输出端；
所述Q路采样与余量增益模块的第一输入端与所述Q路子ADC模块的输入端相连并且共同接输入的模拟Q信号，所述Q路子ADC模块的输出端接所述Q路子DAC模块的输入端并输出初步模数转换后的I路数字信号，所述Q路子DAC模块的输出端接所述Q路采样与余量增益模块的第二输入端，所述Q路采样与余量增益模块的输出端接该采样及初步A/D转换电路的输出端。进一步地，上述同向正交信号模数转换器还可具有以下特点，所述采样及初步A/D转换电路包括放大器模块，该放大器模块分别与所述I路采样与余量增益模块和所述Q路采样与余量增益模块相连，所述I路采样与余量增益模块和所述Q路采样与余量增益模块分时复用所述放大器模块。进一步地，上述同向正交信号模数转换器还可具有以下特点，所述复用A/D转换电路包括第二级子级转换电路至第N级子级转换电路，N为自然数且N大于2，其中，第i级子级转换电路包括采样与余量增益模块、子ADC模块和子DAC模块，所述采样与余量增益模块的第一输入端与所述子ADC模块的输入端接该第i级子级转换电路的输入端，所述子ADC模块的输出端接所述子DAC模块的输入端，所述子DAC模块的输出端接所述采样与余量增益模块的第二输入端，所述采样与余量增益模块的输出端为该第i级子级转换电路的输出端，i=2，3，……N。进一步地，上述同向正交信号模数转换器还可具有以下特点，所述第二级子级转换电路与所述采样及初步A/D转换电路复用同一放大器模块。进一步地，上述同向正交信号模数转换器还可具有以下特点，第2i_l级子级转换电路与第2i级子级转换电路复用同一放大器模块。进一步地，上述同向正交信号模数转换器还可具有以下特点，所述I路子ADC模块和所述Q路子ADC模块中各包含2K-2或2Κ-1个比较器。进一步地，上述同向正交信号模数转换器还可具有以下特点，所述I路采样与余量增益模块的采样时钟CK_I_S和所述Q路采样与余量增益模块的采样时钟CK_Q_S的下降沿同时到达。进一步地， 上述同向正交信号模数转换器还可具有以下特点，所述I路采样与余量增益模块的采样时钟CK_I_S和所述Q路采样与余量增益模块的采样时钟CK_Q_S为同一个时钟。进一步地，上述同向正交信号模数转换器还可具有以下特点，所述I路采样与余量增益模块的保持时钟CK_I_H和所述Q路采样与余量增益模块的保持时钟CK_Q_H的高电平时间不相同。本发明的同向正交信号模数转换器，利用采样及初步A/D转换电路中的I路采样与余量增益模块和Q路采样与余量增益模块的采样状态，同步采集I信号和Q信号，省掉了专门进行采样的S/Η电路，直接在余量增益状态时把I信号和Q信号转换为I/Q交错的信号并传送给第2到第N级子级转换电路组成的复用模数转换器ADC，利用同一个模数转换器ADC对I/Q交错信号进行处理，从而实现了 I/Q信号复用同一个模数转换器，减小了整个同向正交信号模数转换器的电路面积，并降低了电路功耗，同时采样及初步A/D转换电路能完成传统ADC的第一级子级转换电路的功能。而且本发明中，由于I/Q信号复用一个ADC，大大降低甚至消除了模数转换后所得数字I/Q信号的不匹配性。
图1为现有技术中I/Q信号的模数转换装置的结构 图2为图1中IADC电路和QADC电路中一个子级转换电路的结构 图3为本发明实施例中同向正交信号模数转换器的总体结构 图4为图3中采样及初步A/D转换电路310的一种具体电路 图5为图3中的复用A/D转换电路320中一个子级转换电路的电路 图6为本发明实施例中同向正交信号模数转换器的一种具体结构 图7为图6中同向正交信号模数转换器复用ADC的实现时序图。
具体实施例方式本发明的主要构思是:采用第一级子级转换电路实现1、Q信号采样和初步模数转换，然后使用一个ADC电路采用分时复用的方法交替对1、Q信号进行模数转换。本发明中，第一级子级转换电路使用ADC本身的采样与余量增益电路实现1、Q信号采样，省略了 S/Η电路。本发明中，复用的ADC电路的采样频率与现有技术中1、Q信号各自的ADC电路的采样频率相比增加了一倍，但面积和功耗还是比现有技术中I/Q两路信号用两个ADC要小，而且由于I/Q信号复用一个ADC，转换后所得的数字I/Q信号之间不会存在不匹配性的问题。以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。图3为本发明实施例中同向正交信号模数转换器的总体结构图。如图3所示，本实施例中，同向正交信号模数转换器300包括采样及初步A/D转换电路310和与该采样及初步A/D转换电路310相连的复用A/D转换电路320。采样及初步A/D转换电路310用于对输入的模拟I信号和模拟Q信号分别进行同步采样、初步模数转换及初步余量增益处理，同步输出I路初步模数转换后所得的I路数字信号和输出Q路的初步模数转换后所得的Q路数字信号，交错输出I路余量增益信号和Q路余量增益信号。复用A/D转换电路320用于对采样及初步A/D转换电路310输出的I路余量增益信号和Q路余量增益信号交错进行模数转换。I路余量增益信号和Q路余量增益信号都是模拟信号。采样及初步A/D转换电路310对输入的模拟I信号和模拟Q信号是分别进行处理的，也就是说，采样及初步A/D转换电路310中具有专门处理输入的模拟I信号的电路和专门处理输入的模拟Q信号的电路。其中，采样及初步A/D转换电路310对输入的模拟I信号和输入的模拟Q信号的采样是同步进行的。如图7所示，该同步可以通过使I路信号的采样时钟CK_I_S和Q路信号的采样时钟CK_Q_S的下降沿同时到达来实现。在具体的电路中，I路信号的采样时钟CK_I_S和Q路信号的采样时钟CK_Q_S可以采用同一个时钟。图4为图3中采样及初步A/D转换电路310的一种具体电路图。如图4所示，采样及初步A/D转换电路310可以包括I路采样与余量增益模块、I路子ADC模块、I路子DAC模块、Q路采样与余量增益模块、Q路子ADC模块和Q路子DAC模块。其中，I路采样与余量增益模块的第一输入端与I路子ADC模块的输入端相连接并且共同输入的模拟I信号，I路子ADC模块的输出端接I路子DAC模块的输入端并输出初步模数转换后的I路数字信号，I路子DAC模块的输出端接I路采样与余量增益模块的第二输入端，I路采样与余量增益模块的输出端接该采样及初步A/D转换电路310的输出端。Q路采样与余量增益模块的第一输入端与Q路子ADC模块的输入端相连并且共同接输入的模拟Q信号，Q路子ADC模块的输出端接Q路子DAC模块的输入端并输出初步模数转换后的Q路数字信号，Q路子DAC模块的输出端接Q路采样与余量增益模块的第二输入端，Q路采样与余量增益模块的输出端接该采样及初步A/D转换电路310的输出端。采用图4所示的电路，采样及初步A/D转换电路310输出的是交叠的模拟I/Q信号，该模拟I/Q信号是原始输入模拟I/Q信号经过采样及初步A/D转换电路310进行初步A/D转换后的余量。再如图4所示，采样及初步A/D转换电路310中包括放大器模块，该放大器模块分别与I路采样与余量增益模块和Q路采样与余量增益模块相连，I路采样与余量增益模块和Q路采样与余量增益模块分时复用该放大器模块。也就是说，I路采样与余量增益模块和Q路采样与余量增益模块可以采用分时复用的方式复用同一个放大器模块，也即，I路采样与余量增益模块和Q路采样与余量增益模块可以共用一个放大器模块，该放大器模块采用分时复用的方式交替轮流为I路采样与余量增益模块和Q路采样与余量增益模块工作。这种I路采样与余量增益模块和Q路采样与余量增益模块复用同一个放大器模块的方式可以进一步降低整个同向正交信号模数转换器的功耗。当然，在本发明的其他实施例中，I路采样与余量增益模块和Q路采样与余量增益模块也可以各自具有一个放大器模块。图4中，I路采样与余量增益模块工作时包括两种工作状态，即I路采样状态和I路余量增益状态。Q路采样与余量增益模块工作时包括两种工作状态，即Q路采样状态和Q路余量增益状态。I路采样与余量增益模块和Q路采样与余量增益模块复用同一个放大器模块。该放大器模块包括三种工作状态:模拟共模输出状态、I路模拟信号输出状态和Q路模拟信号输出状态。I路子ADC模块在I路采样与余量增益模块工作在I路采样状态时，把输入的模拟I信号转换成I路数字信号，并且在I路采样与余量增益模块工作在余量增益状态时，把I路数字信号通过I路子DAC模块转换成I路模拟信号送到I路采样与余量增益模块。I路采样与余量增益模块与放大器模块共同对I路余量增益信号放大输出。Q路子ADC模块在Q路采样与余量增益模块工作在Q路采样状态时，把Q信号转换成Q路数字信号，并且在Q路采样与余量增益模块工作在余量增益状态时，把Q路数字信号通过Q路子DAC模块转换成Q路模拟信号送到Q路采样与余量增益模块。Q路采样与余量增益模块与放大器模块共同对Q路余量增益信号放大输出。I路采样与余量增益模块、Q路采样与余量增益模块在采样状态时分别接收输入的模拟I/Q信号中的I信号和Q信号，此时放大器模块工作在共模输出状态。I路采样与余量增益模块工作在I路余量增益状态时，放大器模块工作在I路模拟信号输出状态。Q路采样与余量增益模块工作在Q路余量增益状态时，放大器模块工作在Q路模拟信号输出状态。通过采样及初步A/D转换电路310完成I信号和Q信号的初步模数转换，并且将I路余量增益信号和Q路余量增益信号转换为I/Q交错的信号传送由第二至第N级子转换电路组成的复用模数转换电路进行余量的模数转换。复用A/D转换电路320可以由多个子级转换电路串联而成。例如，复用A/D转换电路包括第二级子级转换电路至第N级子级转换电路，N为自然数且N大于2，其中，每个子级转换电路的结构可以如图5所示。图5为图3中的复用A/D转换电路320中一个子级转换电路的电路图。如图5所示，第i级子级转换电路3211包括采样与余量增益模块、子ADC模块和子DAC模块，采样与余量增益模块的第一输入端与子ADC模块的输入端接该第i级子级转换电路的输入端，子ADC模块的输出端接子DAC模块的输入端，子DAC模块的输出端接采样与余量增益模块的第二输入端，采样与余量增益模块的输出端为该第i级子级转换电路的输出端。其中，i=2，3，……N。图6为本发明实施例中同向正交信号模数转换器的一种具体结构图。如图6所示，本实施例中，同向正交信号模数转换器的采样及初步A/D转换电路310由图4所示的电路组成，复用A/D转换电路320由多个如图5所示的子级转换电路组成。图6所示同向正交信号模数转换器的工作过程如下:模拟输入I路信号连接I路子ADC模块和I路采样与余量增益模块，I路子ADC模块处理I路信号，分辨出I路数字信号，并且将I路数字信号输入到I路子DAC模块。I路子DAC模块将数字信号转换成模拟信号输入到I路采样与余量增益模块。I路采样与余量增益模块对模拟输入I路信号和由I路子DAC模块输入的模拟信 号 进行运算，得到I路余量增益信号。I路采样与余量增益模块再通过放大器模块将该I路的余量增益信号放大输出到第二级子级转换电路。模拟输入Q路信号连接Q路子ADC模块和Q路采样与余量增益模块，Q路子ADC模块处理Q路信号，分辨出Q路数字信号，并且将Q路数字信号输入到Q路子DAC模块。Q路子DAC模块将数字信号转换成模拟信号输入到Q路采样与余量增益模块。Q路采样与余量增益模块对模拟输入Q路信号和由Q路子DAC模块输入的模拟信号进行运算，得到Q路余量增益信号。Q路采样与余量增益模块再通过放大器模块将该Q路的余量增益信号放大输出到第二级子级转换电路。由于I路采样与余量增益模块和Q路采样与余量增益模块复用放大器模块，因此放大器模块是可切换使用的。这里再说明一下图6所示同向正交信号模数转换器的工作时序。图7为图6中同向正交信号模数转换器复用ADC的实现时序图。图7中，CK_I_S和CK_Q_S分别是I路信号和Q路信号的采样时钟，CK_I_H和CK_Q_H分别是I路信号和Q路信号的保持时钟，CKP和CKN分别是放大器模块的共模输出时钟和放大输出时钟。CK_I_S和CK_I_H时钟信号输入到I路采样与余量增益模块，CK_Q_S和CK_Q_H时钟信号输入到Q路采样与余量增益模块，CKP和CKN时钟信号输入到放大器模块。图7中，CK_I_S、CK_I_H、CK_Q_S、CK_Q_H时钟的高电平占空比是1/4，(当然在本发明的其他实施例中，CK_I_S、CK_I_H、CK_Q_S、CK_Q_H时钟的高电平占空比也可以不是1/4，占空比是1/4是本发明的优选方案)。CK_I_S与CK_I_H为非交叠时钟，CK_Q_S与CK_Q_H为非交叠时钟，为保证I路和Q路信号同时采样结束，时钟CK_I_S和时钟CK_Q_S必须同时结束高电平，即下降沿同时到达。CK_I_S和时钟CK_Q_S的上升沿可以不同时到达，CK_I_S和时钟CK_Q_S的上升沿同时到达是优选的实现方式。时钟CKP和CKN分别是放大器模块的共模输出时钟和放大输出时钟，为非交叠时钟，优选地，时钟CKP的上升沿及下降沿分别与时钟CK_I_S的上升沿及下降沿对齐，时钟CKN的第一个上升沿及下降沿分别与时钟CK_I_H的上升沿及下降沿对齐，CKN的第二个上升沿及下降沿分别与时钟CK_Q_H的上升沿及下降沿对齐。当时钟CK_I_S为高电平时，I路采样与余量增益放大模块处于采样状态，低电平时无效。当时钟CK_I_H为高电平时，I路采样与余量增益放大模块处于余量增益放大状态，低电平时无效。当时钟CK_Q_S为高电平时，Q路采样与余量增益放大模块处于采样状态，低电平时无效。当时钟CK_Q_H为高电平时，Q路采样与余量增益放大模块处于余量增益放大状态，低电平时无效。当时钟CKN的高电平与CK_I_H的高电平同步时，放大器模块处于I路模拟信号(指I路余量增益信号)输出状态，当时钟CKN的高电平与CK_Q_H的高电平同步时，放大器模块处于Q路模拟信号(指Q路余量增益信号)输出状态，当时钟CKP为高电平时，放大器工作在共模输出状态。时钟CK_I_S的下降沿时，I路子ADC模块进行模拟/数字转换，输出I路数字信号，并将该I路数字信号输入到I路子DAC模块，同时I路子DAC模块将I路数字信号转换成I路模拟信号输入到I路采样与余量增益放大模块。时钟CK_Q_S的下降沿时，Q路子ADC模块进行模拟/数字转换，输出Q路数字信号，并将该Q路数字信号输入到Q路子ADC模块，同时Q路子DAC模块将Q路数字信号转换成Q路模拟信号输入到Q路采样与余量增益放大模块。为保证输出的I路数字信号和Q路数字信号的匹配性，I路和Q路信号必须同时完成采样，对应的时钟关系是时钟CK_I_S和时钟CK_Q_S的高电平必须同时结束，即下降沿同时到达，CK_I_S和时钟CK_Q_S的上升沿可以不同时到达，同时到达是最好的实现方式。也就是说，CK_I_S和CK_Q_S为相同的时钟时输出的I路数字信号和Q路数字信号的匹配
性最好。CK_I_S和CK_Q_S为高电平时I路采样与余量增益模块和Q路采样与余量增益模块处于米样状态，对应的时钟CKP为高电平,放大器模块处于共模输出状态,放大器模块没有参与运算；当时钟CK_I_H为高电平时(对应CKN为高电平)，放大器模块与I路采样与余量增益模块共同完成I路输入信号与I路子DAC输出信号差的放大，即完成I路余量增益功能；接着对应时钟CKP为高电平，放大器模块处于共模输出状态，没有参与运算，Q路信号保持在Q路采样与余量增益模块中，当时钟CK_Q_H高电平到来时(对应CKN为高电平)，放大器模块与Q路采样与余量增益放大模块共同完成Q路输入信号与Q路子DAC输出信号差的放大，即完成Q路余量增益功能。I路采样与余量增益模块的保持时钟CK_I_H和Q路采样与余量增益模块的保持时钟CK_Q_H的高电平时间不相同，以便达到放大器模块分时复用的目的。图6所示的同向正交信号模数转换器中，当采样及初步A/D转换电路310的放大器模块工作在共模输出状态时，第二级子级转换电路中放大器模块工作在模拟信号输出状态。此时可以将采样及初步A/D转换电路310中放大器模块同第二级子级转换电路中的放大器模块进行复用，使采样及初步A/D转换电路310原来工作在共模输出状态的放大器模块工作在第二级子级转换电路的模拟信号输出状态，而不再工作在共模输出状态。也就是说，在本发明的其他实施例中，图6所示的同向正交信号模数转换器中，第二级子级转换电路可以与采样及初步A/D转换电路310复用同一放大器模块。同理，第21-l级子级转换电路也可以与第2i级子级转换电路复用同一放大器模块，其中i=2，3，……N。采样及初步A/D转换电路310和第二级子级转换电路复用同一个放大器模块，可以进一步减小整个同向正交信号模数转换器的面积，以及进一步降低功耗。 在本发明实施例中，采样及初步A/D转换电路310可以是K位(K>2)多Bit (比特)量化，对应I/Q路子ADC和DAC的位数为K位(K>2)，I路子ADC模块和Q路子ADC模块中比较器的个数为2K-2或2Κ-1个，也即，I路子ADC模块和Q路子ADC模块中各包含2Κ_2或2Κ-1个比较器，相应地，I路、Q路余量增益电路的增益为2ΚΛ这样，采样及初步A/D转换电路310可以量化出更多的位数，提高了整个同向正交信号模数转换器的性能。本发明的同向正交信号模数转换器可以应用于射频收发机芯片或其他存在I/Q两路信号的系统及芯片中。本发明的同向正交信号模 数转换器，利用采样及初步A/D转换电路中的I路采样与余量增益模块和Q路采样与余量增益模块的采样状态，同步采集I信号和Q信号，省掉了专门进行采样的S/Η电路，直接在余量增益状态时把I信号和Q信号转换为I/Q交错的信号并传送给第2到第N级子级转换电路组成的复用模数转换器ADC，利用同一个模数转换器ADC对I/Q交错信号进行处理，从而实现了 I/Q信号复用同一个模数转换器，减小了整个同向正交信号模数转换器的电路面积，并降低了电路功耗，同时采样及初步A/D转换电路能完成传统ADC的第一级子级转换电路的功能。而且本发明中，由于I/Q信号复用一个ADC，大大降低甚至消除了模数转换后所得数字I/Q信号的不匹配性。以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种同向正交信号模数转换器，其特征在于，包括: 米样及初步A/D转换电路，用于对输入的模拟同向正交信号中的模拟I信号和模拟Q信号分别进行同步采样、初步模数转换及初步余量增益处理，同步输出初步模数转换后的I路数字信号和Q路数字信号，交错输出I路余量增益信号和Q路余量增益信号； 复用A/D转换电路，用于对所述I路余量增益信号和Q路余量增益信号交错进行模数转换。
2.根据权利要求1所述的同向正交信号模数转换器，其特征在于，所述采样及初步A/D转换电路包括I路采样与余量增益模块、I路子ADC模块、I路子DAC模块、Q路采样与余量增益模块、Q路子ADC模块、Q路子DAC模块； 所述I路采样与余量增益模块的第一输入端与所述I路子ADC模块的输入端相连并且共同接输入的模拟I信号，所述I路子ADC模块的输出端接所述I路子DAC模块的输入端并输出初步模数转换后的I路数字信号，所述I路子DAC模块的输出端接所述I路采样与余量增益模块的第二输入端，所述I路采样与余量增益模块的输出端接该采样及初步A/D转换电路的输出端； 所述Q路采样与余量增益模块的第一输入端与所述Q路子ADC模块的输入端相连并且共同接输入的模拟Q信号，所述Q路子ADC模块的输出端接所述Q路子DAC模块的输入端并输出初步模数转换后的I路数字信号，所述Q路子DAC模块的输出端接所述Q路采样与余量增益模块的第二输入端，所述Q路采样与余量增益模块的输出端接该采样及初步A/D转换电路的输出端。
3.根据权利要求2所述的同向正交信号模数转换器，其特征在于，所述采样及初步A/D转换电路包括放大器模块，该放大器模块分别与所述I路采样与余量增益模块和所述Q路采样与余量增益模块相 连，所述I路采样与余量增益模块和所述Q路采样与余量增益模块分时复用所述放大器模块。
4.根据权利要求1所述的同向正交信号模数转换器，其特征在于，所述复用A/D转换电路包括第二级子级转换电路至第N级子级转换电路，N为自然数且N大于2，其中，第i级子级转换电路包括采样与余量增益模块、子ADC模块和子DAC模块，所述采样与余量增益模块的第一输入端与所述子ADC模块的输入端接该第i级子级转换电路的输入端，所述子ADC模块的输出端接所述子DAC模块的输入端，所述子DAC模块的输出端接所述采样与余量增益模块的第二输入端，所述采样与余量增益模块的输出端为该第i级子级转换电路的输出端，i=2，3，……N。
5.根据权利要求4所述的同向正交信号模数转换器，其特征在于，所述第二级子级转换电路与所述采样及初步A/D转换电路复用同一放大器模块。
6.根据权利要求4所述的同向正交信号模数转换器，其特征在于，第21-l级子级转换电路与第2i级子级转换电路复用同一放大器模块。
7.根据权利要求1所述的同向正交信号模数转换器，其特征在于，所述I路子ADC模块和所述Q路子ADC模块中各包含2K-2或2Κ-1个比较器。
8.根据权利要求2所述的同向正交信号模数转换器，其特征在于，所述I路采样与余量增益模块的采样时钟CK_I_S和所述Q路采样与余量增益模块的采样时钟CK_Q_S的下降沿同时到达。
9.根据权利要求8所述的同向正交信号模数转换器，其特征在于，所述I路采样与余量增益模块的采样时钟CK_I_S和所述Q路采样与余量增益模块的采样时钟CK_Q_S为同一个时钟。
10.根据权利要求2所述的同向正交信号模数转换器，其特征在于，所述I路采样与余量增益模块的保持时钟CK_I_H和所述Q路采样与余量增益模块的保持时钟CK_Q_H的高电平时间不 相同。
全文摘要
本发明涉及一种同向正交信号模数转换器，包括采样及初步A/D转换电路,用于对输入的模拟同向正交信号中的模拟I信号和模拟Q信号分别进行同步采样、初步模数转换及初步余量增益处理，同步输出初步模数转换后的I路数字信号和Q路数字信号，交错输出I路余量增益信号和Q路余量增益信号;复用A/D转换电路,用于对所述I路余量增益信号和Q路余量增益信号交错进行模数转换。本发明的同向正交信号模数转换器，实现了I/Q信号复用同一个模数转换器，减小了整个同向正交信号模数转换器的电路面积，并降低了电路功耗。而且，本发明降低甚至消除了模数转换后所得数字I/Q信号的不匹配性。
文档编号H03M3/00GK103095304SQ201110347978
公开日2013年5月8日 申请日期2011年11月7日 优先权日2011年11月7日
发明者赵辉, 沈晔, 张存才 申请人:国民技术股份有限公司