专利名称：一种基于硬件数字滤波的谐波抑制装置的制作方法
技术领域：
本实用新型涉及一种谐波抑制装置，特别是一种基于FPGA (现场可编程门阵列)硬件数字滤波的谐波抑制装置。
背景技术：
随着电力电子装置和对波形敏感的负荷设备的不断发展，各种电力电子装置所产生的谐波严重影响对波形敏感的设备或系统的可靠运行，如何消除电力谐波是目前电力系统应用面临的重要问题。目前常用无源滤波器或有源电力滤波器消除电力谐波，无源滤波器因补偿效果不理想，且补偿特性受电网阻抗和运行状态影响而逐渐被有源电力滤波器替代；有源电力滤波器的基本工作原理是先检测出负载电流中的谐波电流，再由补偿装置产生和谐波电流大小相等且极性相反的补偿电流。有源电力滤波器最初是采用模拟低通滤波器先得到基波，减去基波后就可得到谐波，这种方法因存在较大的误差且对电网频率及电路元件参数变化敏感，目前已很少采用；目前常用的方法是对电网电流进行A/D转换并周期采样，然后采用数学分析方法通过软件编程计算得到各次谐波的幅值和相位，所采用的数学分析方法有快速傅立叶分析法、改进的傅立叶分析法、三相电路的瞬时无功功率等方法，这些方法的共同缺陷是计算误差和实时性差，其中计算误差虽然通过模拟或数字锁相环、软件数字滤波等有所改进，但并未得到很好的解决，如对于频率变化较频繁的系统，难以保证采样同步，从而难以保证计算的精度；另外由于软件自身运行需要的时间相对较长， 实时性仍未得到很好的解决。
发明内容本实用新型的目的是克服上述现有技术的缺陷而提出一种计算速度快、精度高的基于硬件滤波的谐波抑制装置。本实用新型的技术方案是由A/D转换器、可编程门阵列控制信号形成单元、驱动电路和全控逆变电路依次串接组成，可编程门阵列由RAM存储器、数字滤波器、减法器、周期判断单元和延时电路组成，A/D转换器输出端接第一 RAM存储器输入端，第一 RAM存储器输出端分别接数字滤波器输入端和减法器的一个输入端，滤波器输出端分别接减法器的另一个输入端和周期判断单元输入端，周期判断单元输出端接延时电路的一个输入端，减法器输出端接第二 RAM存储器，第二 RAM存储器分别接延时电路的另一个输入端和控制信号形成单元的一个输入端，延时电路的输出端接控制信号形成单元的另一个输入端。本实用新型由超大规模现场可编程门阵列(FPGA)实现数字滤波功能代替传统的软件编程的数字滤波，即用FPGA实现低通滤波器的功能，使经A/D转换后的数字信号经由 FPGA实现的低通硬件数字滤波器后，得到基波信号，再由FPGA实现该基波信号与保存在 FPGA构造的RAM中的其源信号之间的代数运算而得到谐波信号，控制逆变器向电力线中输入与谐波信号大小相等、方向相反的信号，从而实现谐波的抑制；具有较快的计算速度和较高的计算精度、较强的抗电磁干扰能力、较高的集成度。以下结合附图对本实用新型作进一步详细说明
图1是本实用新型的结构示意图；图中1.可编程门阵列；2.A/D转换器；3.第一 RAM存储器；4.数字滤波器；5.减法器；6.周期判断单元；7.延时电路；8.第二 RAM存储器；9.控制信号形成单元；10.驱动电路；11.全控逆变电路。
具体实施方式
如图1，本实用新型由A/D转换器2、可编程门阵列1控制信号形成单元9、驱动电路10和全控逆变电路11组成。其中，A/D转换器2串接在可编程门阵列1的输入端，可编程门阵列1输出端依次串接控制信号形成单元9、驱动电路10和全控逆变电路11。可编程门阵列1由RAM存储器、数字滤波器4、减法器5、周期判断单元6和延时电路7组成。A/D转换器2的输出端连接第一 RAM存储器3的输入端，第一 RAM存储器3的输出端分别连接数字滤波器4的输入端和减法器5的一个输入端，滤波器4的输出端分别接减法器5的另一个输入端和周期判断单元6的输入端，周期判断单元6的输出端接延时电路7的一个输入端，减法器5的输出端接第二 RAM存储器8，第二 RAM存储器8分别接延时电路7的另一个输入端和控制信号形成单元9的一个输入端，延时电路7的输出端连接控制信号形成单元9的另一个输入端。将电力线的测量信号输入A/D转换器2中，A/D转换器2选用16位高速模数转换芯片，转换结果存于可编程门阵列1内构造的第一 RAM存储器3中。减法器5将A/D转换器2转换的系列值减去经数字滤波器4数字滤波后得到的基波值，继而得到谐波抑制控制信号，存于第一 RAM存储器8中，并输出至控制信号形成单元9。周期判断单元6根据数字滤波器4的信号判断一个周期的时间，并根据固定的采样数确定相邻DA输出之间的延时时间，经延时电路7输出至控制信号形成单元9。谐波抑制控制信号经驱动电路10后驱动全控逆变电路11，向电力线上注入与谐波信号大小相等，方向相反的信号抑制电力线上的谐波。控制信号形成单元9对控制信号的形成有两种方法，对于不需要谐波分析及通信功能的装置，控制信号形成单元9由D/A转换器和调制电路串接组成，可将得到的16位数字序列谐波信号经D/A转换后，转换为模拟量与载波信号比较得到控制逆变器中全控器件的PWM波，生成控制信号。对需要进行谐波分析或通信功能的装置，控制信号形成单元9由 DSP或ARM处理器及其外围电路组成，可由DSP或ARM处理器从可编程门阵列1的第二 RAM 存储器8中读取16位数字序列谐波信号，进行计算后生成PWM控制信号。对于采用处理器实现控制信号的，还可以根据需要集成人机交互、现场总线通信、串口通信、报警等功能。
权利要求1.一种基于硬件数字滤波的谐波抑制装置，由A/D转换器(2)、可编程门阵列(1)控制信号形成单元(9)、驱动电路(10)和全控逆变电路(11)依次串接组成，其特征是可编程门阵列(1)由RAM存储器、数字滤波器(4)、减法器(5)、周期判断单元(6)和延时电路(7)组成，A/D转换器(2)输出端接第一 RAM存储器(3)输入端，第一 RAM存储器(3)输出端分别接数字滤波器(4)输入端和减法器(5)的一个输入端，滤波器(4)输出端分别接减法器(5) 的另一个输入端和周期判断单元(6)输入端，周期判断单元(6)输出端接延时电路(7)的一个输入端，减法器(5)输出端接第二 RAM存储器(8)，第二 RAM存储器(8)分别接延时电路 (7)的另一个输入端和控制信号形成单元(9)的一个输入端，延时电路(7)的输出端接控制信号形成单元(9)的另一个输入端。
2.根据权利要求1所述的一种基于硬件数字滤波的谐波抑制装置，其特征是所述控制信号形成单元(9)由D/A转换器和调制电路串接组成。
3.根据权利要求1所述的一种基于硬件数字滤波的谐波抑制装置，其特征是所述控制信号形成单元(9 )由DSP或ARM处理器及其外围电路组成。
专利摘要本实用新型公开一种基于硬件数字滤波的谐波抑制装置，由A/D转换器、可编程门阵列、控制信号形成单元、驱动电路和全控逆变电路依次串接组成，A/D转换器输出端接第一RAM存储器输入端，第一RAM存储器输出端分别接数字滤波器输入端和减法器的一个输入端，滤波器输出端分别接减法器的另一个输入端和周期判断单元输入端，周期判断单元输出端接延时电路的一个输入端，减法器输出端接第二RAM存储器，第二RAM存储器分别接延时电路的另一个输入端和控制信号形成单元的一个输入端，延时电路的输出端接控制信号形成单元的另一个输入端；具有较快的计算速度和较高的计算精度、较强的抗电磁干扰能力和较高的集成度。
文档编号H03H17/02GK202068386SQ20112017524
公开日2011年12月7日 申请日期2011年5月30日 优先权日2011年5月30日
发明者刘维亭, 曾庆军, 朱志宇, 袁文华, 魏海峰, 黄巧亮 申请人:江苏科技大学