专利名称：基于阈值逻辑的set/mos混合结构乘法器单元的制作方法
技术领域：
本发明涉及集成电路技术领域，特别是一种由纳米器件组成的基于阈值逻辑的 SET/M0S混合结构乘法器单元。
背景技术：
乘法器是一种常见的组合逻辑电路，在微处理器、数字信号处理器和图像引擎中有重要的应用。传统的CMOS乘法器由多级全加器和与门构成，其原理图如图1所示。该乘法器需要消耗较多的CMOS晶体管。随着CMOS特征尺寸的不断缩小，CMOS技术面临很大的挑战，器件的电学特性和可靠性出现了很多的问题，如短沟道效应，强场效应，漏极导致势垒下降效应等。此时，基于CMOS晶体管的乘法器随着运算位数的增加和电路的复杂程度的提高，其运算速度、集成度、可靠性、功耗等方面受到了很大的限制，已经不能够满足新性能的要求。
发明内容
本发明的目的是提供一种基于阈值逻辑的SET/M0S混合结构乘法器单元。本发明采用以下方案实现一种基于阈值逻辑的SET/M0S混合结构乘法器单元， 其特征在于包括第一、二、三、四信号源、四输入阈值逻辑门、五输入阈值逻辑门以及一反相器；所述第一信号源与所述四输入阈值逻辑门的第一输入端、五输入阈值逻辑门的第一输入端连接；所述第二信号源与所述四输入阈值逻辑门的第二输入端、五输入阈值逻辑门的第二输入端连接；所述第三信号源与所述四输入阈值逻辑门的第三输入端、五输入阈值逻辑门的第三输入端连接；所述第四信号源与所述四输入阈值逻辑门的第四输入端、五输入阈值逻辑门的第四输入端连接；所述四输入阈值逻辑门的输出经所述反相器与所述五输入阈值逻辑门的第五端连接；所述四、五输入阈值逻辑门由SET/M0S混合电路构成，其阈值为1. 5，其输出逻辑是根据输入的权重值计算出总输入值，并将总输入值与所述阈值进行比较，大于或等于所述阈值，则输出为1，否则输出为0。在本发明一实施例中，所述四、五输入阈值逻辑门的阈值逻辑满足逻辑方程
/ M\
F (x) = sign y^FlS - θ =
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其中《为输入不对应的权重，/7为输入的个数，〃为阈值。在本发明一实施例中，所述的SET/M0S混合电路包括一PMOS管，其源极接电源端 Kdd ；一 NMOS管，其漏极与所述PMOS管的漏极连接；以及一 SET管，其与所述NMOS管的源极连接。在本发明一实施例中，所述PMOS管的参数满足沟道宽度《为22 nm，沟道长度々 为154 nm，栅极电压Kpg为0.4 V，所述NMOS管的参数满足沟道宽度Zfn为22 nm，沟道长度 、为154 nm，栅极电压Kng为0.4 V，所述SET管的参数满足隧穿结电容Cs，Cd为0. 1 aF,隧穿结电阻兄，Ri为600 ΚΩ，背栅电压K。tell为0. 7 V，背栅电压Krtri2为0. 725 V，背栅电容Cctrl为0. 1050 aF，耦合电容C1为0. 0175 aF，耦合电容C2为0. 0105 aF。本发明基于SET/M0S混合结构具有的库仑阻塞振荡效应和多栅输入特性，实现了基于阈值逻辑的乘法器单元。阈值逻辑强大的逻辑功能，使其能够用较少的管子有效地实现复杂的逻辑功能。本发明的基于阈值逻辑的乘法器单元仅由2个阈值逻辑门和1个反相器构成，共消耗3个PMOS管，3个NMOS管和2个SET。HSPICE的仿真结果表明该电路能够有效地实现乘法器单元的逻辑功能，整个电路的平均功耗仅为12 nW。与基于布尔逻辑的CMOS乘法器单元相比，管子数目大大减少，功耗显著降低，电路结构得到了进一步的简化，有利于节省芯片的面积，提高电路的集成度。
图1为传统乘法器的电路结构原理示意图。图2为阈值逻辑门示意图。图3为多栅输入SET/M0S混合电路原理图。图4为SET/M0S混合结构的乘法器单元原理图。图5为乘法器单元的仿真特性曲线。
具体实施例方式下面结合附图及实施例对本发明做进一步说明。如图3所示，本发明提供一种基于阈值逻辑的SET/M0S混合结构乘法器单元，包括第一、二、三、四信号源、四输入阈值逻辑门、五输入阈值逻辑门以及一反相器；所述第一信号源 与所述四输入阈值逻辑门的第一输入端、五输入阈值逻辑门的第一输入端连接；所述第二信号源与所述四输入阈值逻辑门的第二输入端、五输入阈值逻辑门的第二输入端连接；所述第三信号源A与所述四输入阈值逻辑门的第三输入端、五输入阈值逻辑门的第三输入端连接；所述第四信号源Ci与所述四输入阈值逻辑门的第四输入端、五输入阈值逻辑门的第四输入端连接；所述四输入阈值逻辑门的输出经所述反相器与所述五输入阈值逻辑门的第五端连接；所述四、五输入阈值逻辑门由SET/M0S混合电路构成，其阈值为1. 5，其输出逻辑是根据输入的权重值计算出总输入值，并将总输入值与所述阈值进行比较，大于或等于所述阈值，则输出为1，否则输出为0。本发明采用单电子晶体管(Single electron transistor, SET)和MOS管相混合的方式进行乘法器单元的设计。作为新一代纳米电子器件的典型代表，SET在功耗、工作速度等方面相对于传统的微电子器件具有明显的优势，被认为是制造下一代低功耗、高密度超大规模集成电路理想的基本器件。单电子晶体管能够与CMOS硅工艺相兼容，SET/M0S混合电路具备SET和MOS管的优越性能，表现出极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅，在多值逻辑电路、模数/数模转换器电路、存储器电路等方面得到了广泛的应用。此外，SET/M0S混合电路能够实现基于阈值逻辑的设计方法。阈值逻辑的逻辑过程比布尔逻辑复杂，能够更有效地实现逻辑功能。因此，基于阈值逻辑的电路设计，有望增强电路的功能，提高电路的集成度。本发明是基于阈值逻辑设计的。阈值逻辑的主要原理是根据输入的权重计算出总输入值，将总输入值与阈值进行比较得出输出逻辑。若总输入值大于等于阈值，则输出为1， 否则为0。阈值逻辑要满足的逻辑方程为
权利要求
1.一种基于阈值逻辑的SET/M0S混合结构乘法器单元，其特征在于包括第一、二、三、 四信号源、四输入阈值逻辑门、五输入阈值逻辑门以及一反相器；所述第一信号源与所述四输入阈值逻辑门的第一输入端、五输入阈值逻辑门的第一输入端连接；所述第二信号源与所述四输入阈值逻辑门的第二输入端、五输入阈值逻辑门的第二输入端连接；所述第三信号源与所述四输入阈值逻辑门的第三输入端、五输入阈值逻辑门的第三输入端连接；所述第四信号源与所述四输入阈值逻辑门的第四输入端、五输入阈值逻辑门的第四输入端连接；所述四输入阈值逻辑门的输出经所述反相器与所述五输入阈值逻辑门的第五端连接；所述四、五输入阈值逻辑门由SET/M0S混合电路构成，其阈值为1. 5，其输出逻辑是根据输入的权重值计算出总输入值，并将总输入值与所述阈值进行比较，大于或等于所述阈值， 则输出为1，否则输出为0。
2.根据权利要求1所述的基于阈值逻辑的SET/M0S混合结构乘法器单元，其特征在于 所述四、五输入阈值逻辑门的阈值逻辑满足逻辑方程
3.根据权利要求1所述的基于阈值逻辑的SET/M0S混合结构乘法器单元，其特征在于 所述乘法器单元输出的阈值逻辑表达式为
4.根据权利要求1所述的基于阈值逻辑的SET/M0S混合结构乘法器单元，其特征在于 所述的SET/M0S混合电路包括一 PMOS管，其源极接电源端Kdd ；一 NMOS管，其漏极与所述PMOS管的漏极连接；以及一 SET管，其与所述NMOS管的源极连接。
5.根据权利要求4所述的基于阈值逻辑的SET/M0S混合结构乘法器单元，其特征在于所述PMOS管的参数满足沟道宽度《为22 nm，沟道长度、为154 nm，栅极电压Kpg为 0.4 V，所述NMOS管的参数满足沟道宽度1为22 nm，沟道长度Zn为154 nm，栅极电压‘ 为0.4 V，所述SET管的参数满足隧穿结电容Cs，Cd为0.1 aF，隧穿结电阻兄，TPd为600 K Ω，背栅电压Ketell为0. 7 V，背栅电压Ketel2为0. 725 V，背栅电容Cetel为0. 1050 aF,耦合电容G为0.0175 aF，耦合电容C2为0. 0105 aF。
全文摘要
本发明涉及集成电路技术领域，特别是一种基于阈值逻辑的SET/MOS混合结构乘法器单元，包括第一、二、三、四信号源、四输入阈值逻辑门、五输入阈值逻辑门以及一反相器；其共消耗3个PMOS管,3个NMOS管和2个SET。HSPICE的仿真结果表明该电路能够有效地实现乘法器单元的逻辑功能,整个电路的平均功耗仅为12nW。与基于布尔逻辑的CMOS乘法器单元相比,管子数目大大减少,功耗显著降低,电路结构得到了进一步的简化,有利于节省芯片的面积,提高电路的集成度。
文档编号H03K19/094GK102571071SQ20121000114
公开日2012年7月11日 申请日期2012年1月5日 优先权日2012年1月5日
发明者何明华, 陈寿昌, 陈锦锋, 魏榕山 申请人:福州大学