专利名称：基于set/mos混合结构的8-3编码器的制作方法
技术领域：
本发明涉及集成电路技术领域，特别是一种由纳米器件组成的基于SETMOS混合结构的8-3编码器。
背景技术：
随着半导体器件特征尺寸的不断减小，集成电路单个芯片的规模变得越来越大。 器件数目的增加，导致了芯片功耗的迅速增加，传统的CMOS设计遇到了来自器件本身的物理极限、功耗、可靠性等方面的挑战。基于传统的CMOS技术设计的8-3编码器，主要利用 PMOS管与NMOS管互补的特性实现相应的逻辑功能。这种设计方法需要消耗较多的晶体管，电路的功耗大、集成度不高，已经不能满足新一代集成电路的低功耗、高集成度的设计要求。
发明内容
本发明的目的是提供一种基于SET/M0S混合结构的8-3编码器，能够将8个输入信号编码为3位的二进制码输出。本发明采用以下方案实现一种基于SET/M0S混合结构的8-3编码器，其特征在于包括第一至八信号源以及第一、二、三四输入的SET/M0S混合电路；所述的第一信号源与第一 SET/M0S混合电路的第一输入端连接；所述第二信号源与所述第二 SET/M0S混合电路的第一输入端连接；所述第三信号源与第一、二 SET/M0S混合电路的第二输入端连接；所述第四信号源与所述第三SET/M0S混合电路的第一输入端连接；所述第五信号源与所述第三SET/M0S混合电路的第二输入端以及第一 SET/M0S混合电路的第三输入端连接；所述第六信号源与所述第二 SET/M0S混合电路的第三输入端以及第三SET/M0S混合电路的第三输入端连接；所述第七信号源与所述的第一、二、三SET/M0S混合电路的第四输入端连接；所述第八信号源悬空。在本发明一实施例中，所述8-3编码器满足以下逻辑方程 Vout2= V7 +V6+ VV4
V0Uti= V7 +V6+ VV2
VoutO= V7 +V5+ VJV1 ；其中V。utQ、v。utl、v。ut2表示3位的二进制码输出，V广^表示第一至七信号源。
在本发明一实施例中，所述的SET/M0S混合电路包括一 PMOS管，其源极接电源端Vdd ； 一 NMOS管，其漏极与所述PMOS管的漏极连接；以及一 SET管，其与所述NMOS管的源极连接。在本发明一实施例中，所述PMOS管的参数满足沟道宽度 为22 nm，沟道长度、 为66 nm,栅极电压Vpg为0. 4 V ；所述NMOS管的参数满足沟道宽度Wn为22 nm,沟道长度 1^为66 nm，栅极电压Vng为0.404 V，所述SET管参数满足隧穿结电容Cs，Cd为0. laF，隧穿结电阻Rs，Rd为140 1(0，背栅电压￥&1为0.7￥，背栅电容(&1为0. 18 aF，栅极耦合电容 C。为 0. 02aF。本发明电路仅用了 3个PMOS管，3个NMOS管和3个SET，能够将8个输入信号编码为3位的二进制码输出。HSPICE的仿真结果表明该编码器具有较低的功耗，整个电路的功耗仅为29. 4nW，输入输出电压间具有较好的兼容性，输出电压具有较大的摆幅(0. 67V)。 与由CMOS器件设计的8-3编码器相比，电路功耗明显下降，管子数目大大减少，电路结构得到了进一步的简化，有利于降低电路功耗，节省芯片面积，提高电路的集成度，有望应用于将来的低功耗、高性能的超大规模集成电路中。
图1为四输入的SET/M0S混合电路原理图。图2为四输入的SET/M0S混合电路实现的或逻辑仿真特性曲线。图3为基于SET/M0S混合结构的8_3编码器的原理图。图如和图4b为基于SET/M0S混合结构的8_3编码器的仿真特性曲线。
具体实施例方式下面结合附图及实施例对本发明做进一步说明。如图3所示，本实施例提供一种基于SET/M0S混合结构的8_3编码器，其特征在于包括第一至八信号源以及第一、二、三四输入的SET/M0S混合电路；所述的第一信号源与第一 SET/M0S混合电路的第一输入端连接；所述第二信号源与所述第二 SET/M0S混合电路的第一输入端连接；所述第三信号源与第一、二 SET/M0S混合电路的第二输入端连接；所述第四信号源与所述第三SET/M0S混合电路的第一输入端连接；所述第五信号源与所述第三SET/M0S混合电路的第二输入端以及第一 SET/M0S混合电路的第三输入端连接；所述第六信号源与所述第二 SET/M0S混合电路的第三输入端以及第三SET/M0S混合电路的第三输入端连接；所述第七信号源与所述的第一、二、三SET/M0S混合电路的第四输入端连接；所述第八信号源悬空。本发明采用新型的纳米电子器件与传统的MOS管相混合的方式来设计8-3编码器。作为新一代纳米电子器件的典型代表，单电子晶体管(Single electron transistor, SET)具有极低的功耗和极高的开关速度，在功耗、工作速度等方面相对于传统的微电子器件具有明显的优势，被认为是制造下一代低功耗、高密度超大规模集成电路理想的基本器件。单电子晶体管能够与CMOS硅工艺很好地兼容，SET/M0S混合电路具备SET和MOS管的优越性能，表现出极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅，在多值逻辑电路、模数/数模转换器电路、存储器电路等方面得到广泛的应用。本发明的编码器是一个基本数字单元，能够实现输入信号的编码。8-3编码器作为一个基本的编码器能够将8个输入信号(Vtl-V7)编码为3位的二进制码(V。utcrV。ut2)输出，其逻辑表达式如式(1)，(2)，(3)所示。由此可知，8-3编码器只需要3个四输入的或门即可实现。
Vout2= V7 +V6+ VV4(1)
V0Uti= V7 +V6+ VV2(2)V0Uto= V7 +V5+ VV1(3)
本发明采用四输入的SET/M0S混合结构来实现或门逻辑，其电路图如图1所示。该电路由1个PMOS管，1个NMOS管和1个四输入的SET串联而成。电路中PMOS管作为恒流源为整个电路提供偏置电流。由于SET正常工作的电流都很小，一般为nA数量级，所以PMOS 管应该工作在亚阈值区。NMOS管的栅极偏压Vng是固定的，其值略大于NMOS管的阈值电压 Vth,使SET的漏极电压固定为Vng-Vth。通过设置合适的电路参数，SET/M0S混合电路就能够实现四输入的或逻辑功能，对应的或门逻辑仿真图如图2所示。由图可知，输出(V。ut)只有在四个输入(Va，Vb, Vc, Vd)均为低电平时才为低电平，其它情况下均为高电平，满足或逻辑功能。因此，该结构可以用于8-3编码器的设计。本发明利用HSPICE对提出的8-3编码器进行功能的仿真验证，采用的是SET 与MOS管相混合的仿真方式。SET的模型是目前广泛使用、精度高的宏模型(Compact macromodel)。该模型以子电路的形式定义在SPICE中；MOS管的模型使用目前公认的22 nm 的预测技术模型(Predictive technology model)。由于三个SET/M0S混合结构均实现或门逻辑，因此具有相同的电路参数。电路中的电源电压Vdd设置为0. 80 V，PMOS管和NMOS 管的宽长比(W/L)均设为1/3，主要的电路仿真参数如表一所示。
权利要求
1.一种基于SET/M0S混合结构的8-3编码器，其特征在于包括第一至八信号源以及第一、二、三四输入的SET/M0S混合电路；所述的第一信号源与第一 SET/M0S混合电路的第一输入端连接； 所述第二信号源与所述第二 SET/M0S混合电路的第一输入端连接； 所述第三信号源与第一、二 SET/M0S混合电路的第二输入端连接； 所述第四信号源与所述第三SET/M0S混合电路的第一输入端连接； 所述第五信号源与所述第三SET/M0S混合电路的第二输入端以及第一 SET/M0S混合电路的第三输入端连接；所述第六信号源与所述第二 SET/M0S混合电路的第三输入端以及第三SET/M0S混合电路的第三输入端连接；所述第七信号源与所述的第一、二、三SET/M0S混合电路的第四输入端连接；所述第八信号源悬空。
2.根据权利要求1所述的基于SET/M0S混合结构的8-3编码器，其特征在于所述8_3 编码器满足以下逻辑方程Vout2= V7 +V6+ VV4 V0Uti= V7 +V6+ VV2VoutO= V7 +V5+ VJV1 ；其中V。utQ、v。utl、v。ut2表示3位的二进制码输出，V广^表示第一至七信号源。
3.根据权利要求1所述的基于SET/M0S混合结构的8-3编码器，其特征在于，所述的 SET/M0S混合电路包括一 PMOS管，其源极接电源端Kdd ； 一 NMOS管，其漏极与所述PMOS管的漏极连接；以及一 SET管，其与所述NMOS管的源极连接。
4.根据权利要求3所述的基于SET/M0S混合结构的8-3编码器，其特征在于所述PMOS 管的参数满足沟道宽度1为22 nm，沟道长度、为66 nm，栅极电压Vpg为0. 4 V ；所述NMOS 管的参数满足沟道宽度Wn为22 nm，沟道长度LnS 66 nm，栅极电压Vng为0. 404 V，所述 SET管参数满足隧穿结电容Cs，Cd为0. laF，隧穿结电阻Rs，&为140 ΚΩ，背栅电压Vetel 为0. 7V，背栅电容Cctrl为0. 18 aF，栅极耦合电容C0为0. 02aF。
全文摘要
本发明涉及集成电路技术领域，特别是一种基于SET/MOS混合结构的8-3编码器，包括第一至八信号源以及第一、二、三四输入的SET/MOS混合电路；仅用了3个PMOS管，3个NMOS管和3个SET，HSPICE的仿真结果表明该编码器具有较低的功耗，整个电路的功耗仅为29.4nW，输入输出电压间具有较好的兼容性，输出电压具有较大的摆幅(0.67V)。与由CMOS器件设计的8-3编码器相比，电路功耗明显下降，管子数目大大减少，电路结构得到了进一步的简化，有利于降低电路功耗，节省芯片面积，提高电路的集成度，有望应用于将来的低功耗、高性能的超大规模集成电路中。
文档编号H03M7/04GK102571100SQ201210001149
公开日2012年7月11日 申请日期2012年1月5日 优先权日2012年1月5日
发明者何明华, 陈寿昌, 陈锦锋, 魏榕山 申请人:福州大学