专利名称：同时采样的单端和差分二输入模数转换器的制作方法
技术领域：
本教导涉及电路。具体的，本教导涉及模数转换器(ADC, analog-to-digitalconverter)。
背景技术：
模数转换器(ADC)使用于广泛的应用范围，包括但不限于，传感器接ロ、エ业应用、消费者应用以及通信。已经开发出针对模数(A/D)转换的各种应用及其在速度、分辨率、噪声、功耗及其他性能相关參数方面上的不同的需求的各种电路和技木。模数转换器(ADC)可配置成提供对不同信号的数字表示，诸如，举例而言应变片式(strain-gauge)传感器电路提供的电压差。该电压差可提供有关机器轮轴的应变參数(偏转、カ矩等)的信息，且电压差的数字表示可用作数字控制系统的输入，该数字控制系统调 节传送至电动机的电功率，所述电动机耦合至轮轴。如果数字表示是实际应变參数的错误指示，数字控制系统可能致使电动机损坏轮轴和/或连接至轮轴的结构。期望的是，数字控制系统能够检测到其可能正接受错误指示，以便能够采取措施防止损坏和伤害。图I显示数字控制系统100的现有配置，数字控制系统100观测来自应变片式传感器101的信号。应变片式传感器101提供电压差,该电压差被仪表放大器电路102放大。仪表放大器电路102以预定放大因数放大电压差，使得应变片式传感器101的满量程(fullscale)激励对应于ADC电路103提供至数字系统104的数字表示的满量程范围。总增益因数名义上与提供给应变片式传感器101和ADC电路103的參考电压VREF无关。ADC电路103的名义运算(nominal operation)可由D= (V1-V2)/VREF来特征化,其中D是用N位数值的代码指定的数值。Vl是施加到ADC电路103的第一输入端子的电压(相对于參考节点/端子，该节点/端子可被称为地)。V2是施加到ADC电路103的第二输入端子的电压。ADC电路103可提供16位代码给数字系统104来指定满量程数值范围内的数值，该满量程数值范围具有下限(-32768/32768)和上限32767/32768。下限可名义对应于应变片式传感器101V1 OV和V2 VREF的激励。下限可名义对应于应变片式传感器101V1 VREF和V2 0V的激励。应变片式传感器101和仪表放大器电路102可设计成，在正常运行中，电压Vl的变化将对应于电压V2相等但相反的变化。举例而言，正常运行可由名义约束V1+V21REF来特征化。名义约束的任何大量的偏差会指示D可能是应变片式传感器101的激励的错误表示。现有ADC电路103仅提供ー个数值參数D来特征化两个模拟输入电压(VI，V2)，而数字系统104不能够检测，例如当Vl=V2=VREF/4时D = (V1-V2) /VREF可能是一次误读。需要一种模数转换器电路和方法，用以对两个输入模拟信号提供多个參数以便能够实施相对更强健、灵活和容错的包括模数转换的系统。
发明内容
描述了ー种模数转换器(ADC)系统的实施例,其中第一模数转换器电路被配置用于提供表不第一模拟量的第一代码，且提供相对于所述第一代码表不所述第一模拟量的第ー模拟残余量。第二模数转换器电路被配置用于提供表示第二模拟量的第二代码，且提供相对于所述第二代码表示所述第二模拟量的第二模拟残余量。第三模数转换器电路被配置用于提供表示所述第一模拟残余量和所述第二模拟残余量之差的第三代码。数字接ロ电路被配置用于提供表示所述第一、第二和第三代码中的至少ー者的输出代码。描述ー种用于提供多个数值參数的方法，所述多个数值參数表示第一模拟量和第ニ模拟量。该方法包括产生表不第一模拟量的第一代码和产生表不第二模拟量的第二代码的步骤。该方法还包括将所述第一和第二代码与第一和第二模拟量相结合以获取模拟残余量，以及产生表示所述模拟残余量的第三代码的步骤。该方法进ー步包括将所述第一、第二和第三代码相结合以提供所述多个数值參数的步骤。描述了根据本教导的其他实施例，所述其他实施例涉及用于为两个模拟输入量提供多个參数的方法和电路。
此处主张和/或描述的本教导以示例性实施例进ー步描述。參考附图详细地描述了这些示例性实施例，这些实施例是非限制性的示例性实施例，其中在遍及附图的几个视图中，相同的參考数字表示相似的结构，并且其中图I (现有技木)示出数字控制系统；图2示出本教导的几个实施例的功能性表示；图3示出本教导的第一实施例的时序图；图4示出本教导的第二实施例的时序图；图5示出本教导的第三实施例的时序图；图6示出本教导的第四实施例的时序图；图7示出本教导的第五实施例；图8示出单端A/D转换的ADC电路；图9示出根据本教导的ー个实施例配置的残余-放大电路；图10示出图9的时序图；图11示出本教导的一个实施例。
具体实施例方式本教导公开了ー种模数转换器方法和电路，用以对两个模拟输入量提供多个数值參数，以便能够实施相对更强健、灵活和容错的包括模数转换的系统。图2显示根据本教导的几个实施例的功能性表示。A/D转换器系统200接收两个模拟量第一电压Vl和第二电压V2，并提供数字代码CODE给数字系统204。类似于參照图I所描述的那样，电压Vl和V2可由传感器接ロ电路提供(图2中未显示)。数字系统204可类似于图I中的数字系统104。因此，A/D转换器系统200可并入监测轮轴的应变參数的数字控制系统中，或并入ー些其他类型的应用中。数字代码CODE提供电压Vl和V2的相对于參考端子(地)和參考电压VREF的信息。数字代码CODE可提供多个数值參数，包括表示Vl和V2之差的第一代码段，诸如举例而言D=(V1-V2)/VREF。数字代码CODE还可包括表示第一输入电压Vl的第二代码段，诸如举例而言D1=V1/VREF。另一代码段可表示V2，例如D2=V2/VREF。具体地，在本教导的一实施例中，Vl和V2的第一加权表示由数字代码CODE的第一段表示，数字代码CODE的第一段名义地指定数值DA=(al*Vl+a2*V2)/VREF。Vl和V2的第二加权表示由数字代码CODE的第二段来表示，数字代码CODE的第二段名义地指定数值DB= (bl*Vl+b2*V2)/VREF。当标量系数(al, a2)和(bl，b2)彼此不同(即，当第一和第二加权表不不同)时，数字系统204可结合数值DA和DB而获得表不另ー加权表示DC=(cl*Vl+c2*V2)/VREF的数值。标量系数al和a2名义地相同的加权表示可被认为表示Vl和V2的平均值。ADC系统200可为可配置的，且数字系统204可选择由ADC系统200的第一配置中的CODE来表示第一组信息，由ADC系统200的第二配置中的CODE来表示第ニ组信息。相应的，数字系统204可提供配置信息CONFIG来指示ADC系统200以预定义格式提供CODE以提供Vl和V2的多个參数。例如，ADC系统200可配置成提供16位数字代码CODE，且CONFIG可以是选择CODE的2位代码，对于CONFIG=’ 00’，16位数值表示为(V1-V2)/VREF，对于 CONFIG=’ 01，，16 位数值表示为(V1+V2)/VREF，CONFIG=’ 10，，16 位数值表示为Vl/VREF，CONFIG=’ 11’，16位数值表示为V2/VREF。数字系统204对第一操作模 式可应用C0NFIG=’00’ (例如，数字控制系统)，且数字系统204应用CONFIG的另ー值来确定V1、V2的约束是否满足或错误条件是否已经发生。图3显示本教导的第一实施例的时序图。将參照图2和图3描述操作。A/D转换周期由转换开始信号CNVST的上升边沿启动。ADC系统200配置用于在转换周期之后的传输周期内通过串行接ロ提供串行格式的数字代码CODE。数字代码CODE包括每个16位X (η)的代码段，所述代码段在时序信号SCK的下降边沿被读取，时序信号SCK由数字系统204(未在图2中显式显示)提供。相应的，串行接ロ电路可配置用于当时序信号从第一状态转变成第二状态时，在多个时间实例传输CODE。ー个16位代码段表示由数字系统204提供的2位配置代码CONFIG所选择的參数。可做出第一选择，例如CONFIG=’ 00’，以便当在转换周期之后提供时序信号SCK的16个时钟脉冲时，获得第一參数。可做出第二选择，例如CONFIG=’ 10’，以便通过应用CONFIG=’ 10’并提供时序信号SCK的另ー 16个时钟脉冲(在读取所述第一參数之后)获得第二參数。可读取任何数目的16位代码段(每个对应于一CONFIG值)以对于给定的A/D转换周期和结果获得一或多个參数。本教导的另ー实施例可配置用于经由16位并行接ロ而传送数字代码CODE的段，在此情况下，可能不需要串行接ロ的时序信号SCK。另ー实施例可配置用于例如经由具有多个数据线的串行接ロ来传送代码段以同时传送数个代码段。本教导的各种实施例可包含具有芯片选择特征的串行接ロ电路，所述芯片选择特征用来遮挡时序信号SCK的脉冲和/或配置所述串行接ロ进入高阻抗状态。图4显示本教导的第二实施例的时序图。将參照图2和图4来描述操作。目的在于，最小化封装A/D系统200的包的针脚数目，且第二实施例不分配任何针脚来接收配置代码CONFIG。数字接ロ电路203被配置用于提供预定义格式的复合代码C0DE，所述复合代码CODE包括第一代码段和第二代码段。每个复合代码CODE包括32位X (η)，其中前面的16位(χ(1)、χ(2)…χ(16))是表示第一參数的第一代码段，且其中，后面的16位(χ(17)、X (18)…X (32))是表示第二參数的第二代码段。数字系统204可配置用于在转换周期读取CODE的任意位数(通过对时序信号SCK提供对应数目的脉冲)。例如,数字系统204可对63个连续A/D转换周期中的每个周期应用16个SCK脉冲，且对第64个A/D转换周期应用32个SCK脉冲。相应的，数字系统204对所有64个转换周期可获得表示Vl和V2的第一參数，且仅对第64个转换周期获得表示Vl和V2的第二參数(例如，偶尔检查对VI、V2的约束被满足)。图5显示本教导的第三实施例的时序图。类似于第二实施例(在上面描述)，数字接ロ电路203提供由第一代码段和第二代码段组成的32位复合代码。数字系统204通过在时序信号SCK的上升边沿评估串行接ロ来读取表示第一參数的第一代码段。同样地，数字系统204通过在时序信号SCK的下降边沿评估串行接ロ来读取表示第二參数的第二代码段。因此，串行接ロ电路可配置用于当时序信号从第一状态转变成第二状态时，在第一多个时间实例传输第一代码段；串行接ロ电路可进ー步配置用于当时序信号从第二状态转变成第一状态时，在第二多个时间实例传输第二代码段。第一代码段由32位复合代码中具有奇指数(x(l)、x(3)…x(31))的16位来表示，且第二代码段由32位复合代码中具有偶指数(χ(2)、χ(4^··χ(32))的16位来表示。数字系统204可配置用于通过选择来读取第一或第ニ代码段(參数)，从而在时序信号SCK的上升或下降边沿评估串行接ロ。数字系统204还可配置用于在时序信号SCK的上升和下降边沿都评估串行接ロ(以读取两种代码段)。 图6显示本教导的第四实施例的时序图。其除了数字接ロ电路203的变化外，类似于第三实施例。第四实施例在串行接口上传输64位数字代码CODE。CODE的前32位与第三实施例的32位相同。CODE的位33,35,37-63与CODE的位2、4、6…32相同。同样地，CODE的位34,36,38-64与CODE的位1、3、5…31相同。因此，在第四实施例中，数字系统204可在时序信号SCK的32个连续的上升边沿读取串行接ロ以获得第一和第二參数，先获得第一參数。同样地，数字系统204可在时序信号SCK的32个连续的下降边沿读取串行接ロ以获得第一和第二參数，先获得第二參数。可替代地，数字系统204可在时序信号SCK的16个连续的脉冲的上升边沿和下降边沿都读取串行接ロ以获得第一和第二參数。另外，数字系统204可配置成在16个连续的上升边沿或下降边沿读取串行接ロ以仅获得第一或第ニ參数。因此，本教导的第四实施例提供以预定义格式CODE表示两输入模拟信号V1、V2的多个參数。数字系统204可通过评估在时序信号SCK的上升和/或下降边沿的串行接ロ而选择获得一或几个參数(在可选的序列中)。图2示出本教导的一个实施例，其中ADC系统200包括第一ADC201和第二ADC202，第一 ADC201配置用于提供第一数字表示Dl给数字接ロ电路203，第二 ADC202配置用于提供第二数字表示D2给数字接ロ电路203。ADC201是一已知类型的单端ADC电路，诸如举例而言，连续逼近(Successive approximation)ADC或增量-总和(delta-sigma)ADC,名义上地指定数值D1=V1/VREF。同样地，ADC202是一已知类型的单端ADC电路，名义上地指定数值D2=V2/VREF。数字接ロ电路203将Dl和D2相结合以导出多个加权表示DW=wl*Dl+w2*D2，所述多个加权表示DW=wl*Dl+w2*D2如本教导的数个实施例所例示传送至数字系统204。ADC20U202为数字表示Dl和D2提供峰值信噪比(SNR)，峰值信噪比描绘最大信号水平的噪声水平的特征。对于模拟量Vl和V2被期望具有接近于ー的互相关，即Vf V2的应用，wl=w2的加权表示DW=wl*Dl+w2*D2(即，表示Vl和V2的平均值)可具有分别优于Dl或D2的峰值SNR的峰值SNR。图7示出了本教导的第五实施例，其可对第一加权表示D= (V1-V2)/VREF提供如图I数字控制系统100可能要求的高峰值信噪比(SNR)，同时还提供另ー加权表示(可能需要来检测错误条件)。第一单端ADC电路301-1被配置用于接收第一模拟量Vl且提供名义上指定数值D1=V1/VREF的第一代码。第一数模转换器(DAC)电路301-2被配置用于接收所述第一代码且提供模拟量，所述模拟量被从第一模拟量Vl中减去以获取第一模拟残余量Rl。ADC电路301-1和DAC电路301-2总地成为ADC电路301，ADC电路301被配置用于接收Vl且提供Dl和表示Vl相对于Dl的残余Rl。第二 ADC电路302被配置用于接收第二模拟量V2且提供第二数字代码和表示第二模拟量V2相对于所述第二数字代码的残余R2。所述第ニ数字代码所指定的数值被名义上为D2=V2/VREF。可选的残余放大电路304被配置用于接收第一和第二模拟残余量R1、R2且提供被放大的模拟残余差A* (R1-R2)。残余放大电路304的放大因数A可以大于I以提高第五实施例的噪声性能。第三ADC电路305被配置用于接收被放大的模拟残余差且提供表示第一和第二模拟残余量的差的第三数字代码。由所述第三数字代码所指定的数值名义上为D3=(R1-R2)/VREF。因此，ADC电路305的名义的运算包含可选的残余放大电路304的放大因数A。数字接ロ电路303被配置用于接收第一、第ニ和第三数字代码(D1、D2和D3)且提供表示多个数值參数的数字代码CODE。第一数值參数可通过组合数值(D1-D2+D3)表示(VI-V2)/VREF来计算。第二数值參数可通过组合数值(D1+D2)表示(V1+V2)/VREF来计算。可选地，第一和第二数值參数可被计算为(Dl+0. 5*D3) 和(D2-0. 5*D3)。第一、第二和第三数字代码Dl、D2、D3的各种其他组合可被选来表示Vl和V2的加权表不。数字接ロ电路303可配置为响应配置代码CONFIG，和数字代码CODE可以几种预定义格式中的一种经由串行和/或并行接ロ传输。相应地，数字接ロ电路303可以以与本文中參照本教导的第一、第二、第三实施例所描述的相同的方式提供多个參数给数字系统。图8示出可用于图7中的ADC电路301、302的单端ADC电路401的优选实施方式。ADC电路401是开关电容器电路，所述开关电容器电路被构造用于提供模拟残余量(-R1)，模拟残余量(-R1)具有与ADC301所提供的模拟残余量Rl的极性相反的极性。极性的变化可结合另ー极性(例如，残余放大电路304的放大器因数A的极性)的变化使用。这两模拟残余量(-R1)和Rl表示相对于Dl的模拟量VI。ADC电路401包括模数转换控制电路ADCCC402，所述模数转换控制电路ADCCC402提供多个N ニ进制(高/低或1/0)控制信号S1、S2、S3、-SN0控制信号S1、S2、S3、…SN总的为指定数值Dl的N位ニ进制加权代码。SI是最高有效位且SN是最低有效位。ADC电路401进ー步包括比例(scaled)电容器阵列403，比例电容器阵列403包括(N+1)个单个的电容器。比例电容器阵列403具有总电容C，该总电容C根据ー组N位ニ进制加权代码Dl的加权因数而分布。相应的，对应于最高有效位的SI的电容器具有电容C/2 ;对应于次高有效位的S2的电容器具有电容C/4，依此类推。具有电容CV(2~N)的两电容器对应于最低有效位SN和终止控制信号SX。对于D1，终止控制信号SX总是0(逻辑低)且不是N位代码的一部分。电容器阵列403中的每个电容器具有连接至公共端404的一端子，公共端404是模拟残余量(-R1)的端ロ。在采样阶段中，在转换周期之前，由采样控制信号SAMP控制的多个采样开关405-1、405-2将电压Vl耦合至电容器阵列403以将阵列403中的每个电容器充电至电压VI。采样控制信号SAMP从转换开始信号CNVST (在图8中未显式显示)获取，且采样开关405-1、405-2被配置成在转换周期内断开(基本上非导电)。因此，在开启转换周期的CNVST的上升边沿在电容器403上采样电压VI。多个DAC开关406在采样阶段中基本上是非导电的，和在转换周期中是导电的。具体地，在转换期间，DAC开关406根据对应的控制信号S1、S2、S3、. . . SN的值，将电容器阵列403中的每个电容器的端子耦合至地或VREF。終止(termination)电容器通过终止控制信号SX=O而耦合至地。因此，在转换周期内，端子404的名义电压是D1*VREF-V1，该电压是表示Vl相对于Dl的残余的模拟量。模拟残余量的量值D1*VREF-V1= (-R1)指示Dl多么准确地表示VI。可以采用多种方法确定Vl的N-位精确的表示Dl，包括公知的连续逼近的方法。ADCCC 402是数字状态机，配置用于从比较器电路407接收逻辑状态，比较器电路407指示模拟残余量(-R1)的极性。当被配置用于执行一系列步骤吋，ADCCC402实施连续逼近演算法(且可被称为SAR)，其中，如果比较器电路407指示(-R1)的负极性，则从ー步到下一步增加Dl的值，和其中，如果比较器电路407指示(-Rl)的正极性，则从ー步到下一步减小Dl的值。具体地，ADCCC402被配置用于实施公知的ニ进制-捜索连续-逼近算法而在N个步骤中获得Vl的N位准确的表示D1。在另ー实施例中，闪烁型(flash)ADC电路可被用来増加ADC电路401的速度。例如，N位闪烁型ADC电路(评估VI，未显示)可被配置用于仅在一歩中提供Dl的N位代码。在另ー实施例中，不到N位分辨率的闪烁型ADC 可用ADCCC来配置以实施连续逼近算法，所述连续逼近算法在例如两步中获取N位准确代码D1。图9显示可用于图7中的残余放大电路304的残余放大电路410。图9进ー步显示残余放大电路410可如何连接至第一和第二 ADC电路401-1、401-2，第一和第二 ADC电路401-1、401-2可用于图7中的ADC电路301、302。ADC电路401_1、401_2是图8中ADC电路401的实例。具体地，第一 ADC电路401-1接收第一模拟量Vl并经由第一端ロ 404-1提供数值Dl的第一数字代码和第一模拟残余量(-R1)。同样地，第二 ADC电路401-2接收第二模拟量V2并经由第二端ロ 404-2(图8中的端ロ 404)提供数值D2的第二数字代码和第二模拟残余量(-R2)。第一和第二 ADC电路401-1、401-2被配置用于接收如文中參照图8所描述的采样控制信号SAMP。残余放大电路410是开关电容器电路，包括受复位控制信号RST控制的开关411-1、411-2，和受连接控制信号CNCT控制的开关412-1、412-2。图10示出了控制信号SAMP、RST、CNCT的时序图。转换开始信号CNVST的上升边沿启动总体的转换周期，包括第一部分A/D转换周期，其中D1、D2的数字代码被确定；之后是残余放大电路410放大残余的时期；之后是第二部分A/D转换周期，其中D3的数字代码被确定。接下来将描述第一部分A/D转换周期。在文中參照图8已描述了 ADC电路401-1、401-2的运行。开关411-1、411-2被闭合(导电的)，且开关412-1、412-2断开(基本上非导电)。因此，第一和第二电容器408-1、408-2被放电，且来自差分运算放大器电路409的差分输出电压名义上为零。因此，残余放大电路410被配置在复位配置中以备于残余放大操作。残余放大电路410 (和/或ADC电路305)能可选地在第一部分A/D转换周期期间执行自动归零操作。接下来将描述放大残余的过程。在开关412-1、412-2闭合之前不久，断开开关411-1、411-2。端ロ 404-1、404-2之间的电压差(在闭合开关412_1、412_2之前不久)表示第一和第二模拟残余量的差(R2-R1)。当闭合开关412-1、412-2，运算放大器电路409通过端ロ404-1,404-2致使电容器408-1、408-2的电荷重新分布，使得端ロ 404-1、404_2之间的电压名义上趋向零稳定下来。在完全稳定的状态，电荷重新分布中所传输的电荷量是表示第ー模拟残余量(-R1)和第二模拟残余量(-R2)之差的模拟量。电容器408-1、408-2将电荷模拟量转换成电压模拟量，且运算放大器电路409提供表示放大模拟残余差A*(R1-R2)的输出电压差。因此，残余放大电路410被配置为电荷至电压(charge to voltage) 408-1、408-2的电容和ADC电路401-1、401-2的容性输出阻抗。容性输出阻抗取决于植入的电容器阵列(图8中403)的总电容。例如，残余放大因数A可以是16、64或256，且可根据Dl和D2的数字代码的分辨率N来选择。运算放大器电路409的频率响应可以是可配置的且根据整个A/D转换过程中的每个部分的反馈因数来选择。接下来将描述第二部分A/D转换周期。ADC电路305可以是任何类型的ADC电路，该类型的ADC电路配置用于以期望的精度裁决运算放大器409提供的放大模拟残余差A*(R1-R2)。例如，Dl和D2的数字代码可以是14位精度，且ADC 305可以是6位闪烁型ADC电路，配置用于提供D3的6位数字代码。重叠(overlap)技术可用来提供对模拟缺陷的強健性进行测量。例如，Dl和D2的数字代码可以是14位精度，且ADC305可以是6位闪烁型ADC电路，配置成提供D3的6位数字代码。重叠技术可用来提供对模拟缺陷的強健性进行测量，且加权表示(D1-D2+D3)的数字代码可以是18位分辨率(组合两个14位代码和ー个6位代码)。ADC电路401-1、401-2和305的分辨率选择可取决于应用可能需要的模拟输入量Vl和V2的加权表示。 例如，图I的数字控制系统100对(V1-V2)/VREF可能需要高度精确的表示，且对(V1+V2)/VREF可能只需要相对粗略的表示。例如，ADC电路401-1、401-2可配置用于对Dl和D2提供10位数字代码，且ADC电路305可配置用于对D3提供10位数字代码。分别对于Dl、D2、D3的三个10位代码可相组合以提供第一加权表不(D1-D2+D3)和第二加权表不(Dl+D2)/2。在另ー实施例中，第一加权表不可以是(D3/2+D1),第二加权表不可以是(D3/2-D2)。ADC电路305可执行采样操作，例如，受控制信号CNCT控制，使得ADC电路401-1、401-2在第二部分A/D转换周期内可恢复到采样配置(以增加最大呑吐率)。ADC电路305例如可以是完全差分SAR ADC(图8中的单端ADC电路401的完全差分配置；本领域技术人员熟悉)。图11显示本教导的另ー实施例。第一增量-总和ADC电路501和第二增量-总和ADC电路502替代图7中的ADC电路301、302，图11中的第三ADC电路505替代图7中的ADC电路305。数字接ロ电路503可与图7中的数字接ロ电路303相似或相同。第一和第二増量-总和ADC电路501、502提供不需要放大的模拟残余量Rl、R2，且图7中的可选的残余放大电路304不被包括在图11的实施例中。増量-总和ADC电路的运行是公知的。增量-总和ADC电路502基本等同于增量-总和ADC电路501。通过在时钟信号CLK的预定义数目的NCLK周期使增量-总和ADC电路501运行并使用抽取滤波器来组合一组NCLK值Dll (时钟信号CLK的每个周期ー个Dll值)获得Dl的第一数字代码。在一实施例中，时钟信号CLK可以是自由运行的时钟源，和NCLK可被称为抽取因数(decimation factor)。在另ー实施例中，时钟信号CLK可以是NCLK脉冲串，和包括抽取滤波器的ADC电路501可在转换周期之前被复位(即，以增量型増量-总和ADC运行)。増量-总和ADC电路501包括第一增益级501-1，第一增益级501-1可以是离散时间(例如，开关电容器)或连续时间(例如，运算放大器-RC)积分器电路，在基频频率提供大量増益。第二增益级501-2可以是离散时间或连续时间积分器电路，被配置用于在预定义的第一频率具有零频率响应，以在高于预定义的第一频率的频率名义上提供最小増益。模拟残余量Rl可以由第一増益级501-1的输出来提供。Rl可以以基本上满量程的信号摆幅为特征，且可能不需要进ー步放大。在一个实施例中，ADC电路505可以是在转换周期内产生NCLK代码的差分输入增量-总和ADC电路，所述NCLK代码被组合成提供D3的数字代码。在另ー实施例中，ADC电路505可以是SARADC或闪烁型ADC，其在增量-总和ADC电路501、502的转换周期的末尾提供表示模拟残余差的单一代码。ADC电路505可配置用于实施一操作，该操作相对于第一增益级501-1和/或增量-总和ADC电路501的频率响应而正规化D3的ー值。本教导的多种变形是可以想到的，并且本文描述的实施例仅为示例性实施例的说明。电路、架构、算法、信号和数值的表示的恰当选择可以依赖于具体应用和其他因素，其他因素例如为半导体的可用类型、电容器、电阻器、可靠性电压限度、硅面积、成本、以及通常包含在集成电路设计中的附加因素和注意事项。例如，在CMOS技术中，数字接ロ电路和ADC控制电路可以实施为状态机，或者利用适于这种数字控制电路实施的任何其他已知的电路技术、方法和エ艺技术。根据本教导实施的电路可以包含多种类型的半导体器件(包括所有类型的M0S、BJT、IGBT, IGFET, JFET, FINFET、有机晶体管、纳米碳管器件等)，这些半导体器件中的ー些可以选择来耐受高电压，并且其他的可以选择用来使低压电路节点快速稳定。除了利用提 供对称MOS器件的技术之外，电路可以利用提供非対称器件(BCD等)的技术来实施，且该技术可包含具有多种尺寸和电气特性的氧化物和其他物理结构。模拟电路可基于和处理任何类型的模拟量，包括但不限干，电压(任何类型的势能)、电流(任何物质的流动)、电荷(任何物质的数量)、磁力(任何类型E/H/B…的场)、波长(顔色、音调…)、速度(任何类型的动能)、频率/延迟/相位(任何时间相关的參数)、温度、強度、密度、粘度、活度和/或它们的组合。模拟/数字量可或可不特征化为信号。信号可相对于连续的、离散的或混合的时间变量/參考特征化。离散时间变量可以均匀的(uniform)或不均匀的。代码的数字状态可用模拟量来表示，且可以是ニ进制(“位(bit)”)或多层级。多个模拟量可用于多维(dimensional)代码(例如，2个节点表示2位)。代码的分辨率(包括多维代码，所述多维代码包括多层级数字状态)可以用位数来特征化，所述位数被计算为代码可假定的排列(permutation)数目的以2为底的对数。诸如CODE的数字表示可以经由并行或串行接ロ用一或多个数据线传送。并行/串行接ロ可沿适于传送选来表示数字状态的物理现象的任何媒介来传送信息，所述物理现象包括但不限于，经由导电媒介传送的电压和电流信号。串行接ロ可提供电流隔离以限制干扰、增强安全性或获取ー些其他益处。串行接ロ可包含显式时序信号(例如，时钟信号)，或串行接ロ可以使用或不使用dc平衡功能自动计吋。频谱扩展技术可用来减小干扰。串行接ロ可与其他应用(包括不执行A/D转换的应用)共享，且数个比特位流可以在单ー数据流中复用。串行接ロ可以是双向的，且可以用来配置ADC电路和/或接ロ电路(包括CONFIG代码)。抑制或防止比特位错误的任何已知方法可包括进来，包括但不限于使用纠错码编码。根据本教导实施的ADC系统可提供任何分辨率(resolution)(例如，4、8、11、16、18、20或24位)的数值參数。第一和第二数值參数不需要有相同的分辨率。量化过程可以均匀或不均匀。本教导的实施例包括转换单端的和全差分的信号的ADC电路。伪差分ADC (与有源输入基本同时米样參考输入)可被用来转换单端信号。差分信号可被ADC系统转换，该ADC系统包括差分至单端的前端和单端的ADC后端。单端的和/或差分的信号可被ADC电路进行A/D转换，所述ADC电路配置用于根据任何已知的A/D转换原理来运行，包括但不限干，连续逼近、増量-总和、总和-増量(sigma-delta)、増量、双斜率、多斜率、闪烁、折叠、两步、子分类(sub-ranging)、流水线、循环、计数、受控振荡器VCO/ICO、基于延迟、采样、时间平均化和它们的组合。滤波过程，包括多速率滤波过程，可被用来组合来自数个A/D转换的結果。结合本教导使用的A/D转换过程/电路可包含数种算法和/或电路技术，包括但不限于，数字重叠、数字校准/修正(静态的和/或适应的，在后台、前台、循环和/或非循环运行)、补偿、自举(bootstrapped)、增益增强过采样、失配整形、平均化、滤波、抖动(dither)应用(附加和/或透明的)以及用来克服数据转换器电路缺点和/或改进其性能的任何其他已知方法。本教导可以合并为较大ADC系统中的子系统和/或较高功能复杂度的集成电路系统，例如エ业控制系统、医疗应用(例如，X射线和核磁共振成像(MRI)机)、消费者应用(例如，游戏和电视)等。
相应的，虽然已经示出和描述了本教导的特定实施例，但是对于本领域的技术人员来说，在不背离本教导在较广义方面的范围的情况下可以作出改变和修改是显而易见的，因此，附上的权利要求是用来在所述全里要求的范围内包括落入本教导的真实精神和范围内的所有这些改变和修改。
权利要求
1.一种模数转换器系统,包括 第一模数转换器电路，被配置用于提供表示第一模拟量的第一代码；所述第一模数转换器电路进一步被配置用于提供相对于所述第一代码表示所述第一模拟量的第一模拟残余量； 第二模数转换器电路，被配置用于提供表示第二模拟量的第二代码；所述第二模数转换器电路进一步被配置用于提供相对于所述第二代码表示所述第二模拟量的第二模拟残余量； 第三模数转换器电路，被配置用于提供表示所述第一模拟残余量和所述第二模拟残余量之差的第三代码； 数字接口电路，被配置用于提供表示所述第一、第二和第三代码中的至少一者的输出代码。
2.如权利要求I所述的模数转换器系统，其中所述第一模拟量是施加在第一端子和参考端子之间的第一电压，所述第二模拟量是施加在第二端子和所述参考端子之间的第二电压。
3.如权利要求2所述的模数转换器系统，其中，所述第三模数转换器电路包括电荷至电压转换器电路，所述电荷至电压转换器电路被配置用于接收电荷量，所述电荷量表示所述第一模拟残余量和所述第二模拟残余量之差。
4.如权利要求I所述的模数转换器系统，其中所述数字接口电路是可配置的，且被配置在第一配置中以编码在所述输出代码中的第一组信息和被配置在第二配置中以编码在所述输出代码中的第二组信息。
5.如权利要求I所述的模数转换器系统，其中所述输出代码包括第一代码段，所述第一代码段表示所述第一模拟量和所述第二模拟量的第一加权表示，和所述输出代码进一步包括第二代码段，所述第二代码段表示所述第一模拟量和所述第二模拟量的第二加权表示；所述第一加权表示与所述第二加权表示不同。
6.如权利要求5所述的模数转换器系统，其中，所述数字接口电路包括 串行接口电路，配置为用于，当时序信号从第一状态转变成第二状态时，在第一多个时间实例传输所述第一代码段；所述串行接口电路进一步配置为用于，当时序信号从所述第二状态转变成所述第一状态时，在第二多个时间实例传输所述第二代码段。
7.如权利要求5所述的模数转换器系统，其中所述数字接口电路包括 串行接口电路，配置用于顺序传输所述第一代码段和所述第二代码段。
8.如权利要求I所述的模数转换器系统，其中所述输出代码包括表示所述第一模拟量的第一代码段，和所述输出代码进一步包括表示所述第二模拟量的第二代码段。
9.如权利要求I所述的模数转换器系统，其中所述输出代码包括表示所述第一模拟量和所述第二模拟量之差的第一代码段，和其中所述输出代码进一步包括表示所述第一模拟量的第二代码段。
10.如权利要求I所述的模数转换器系统，其中所述输出代码包括表示所述第一模拟量和所述第二模拟量之差的第一代码段，和其中所述输出代码进一步包括表示所述第一模拟量和所述第二模拟量的平均值的第二代码段。
11.如权利要求I所述的模数转换器系统，其中所述第一模数转换器电路包括比例电容器阵列。
12.如权利要求I所述的模数转换器系统，其中所述第一模数转换器电路被配置用于根据连续逼近算法而运行。
13.一种用于提供表示第一模拟量和第二模拟量的多个数值参数的方法，该方法包括以下步骤 产生表不所述第一模拟量的第一代码； 产生表示所述第二模拟量的第二代码； 将所述第一模拟量、所述第二模拟量、所述第一代码和所述第二代码相结合以获取模拟残余量； 产生表示所述模拟残余量的第三代码； 将所述第一、第二和第三代码相结合以提供所述多个数值参数。
14.如权利要求13所述的方法，其中所述多个数值参数包括表示所述第一模拟量的第一参数。
15.如权利要求14所述的方法，其中所述多个数值参数包括表示所述第二模拟量的第二参数。
16.如权利要求13所述的方法，其进一步包括以下步骤 在串行接口上传输表示所述第一模拟量和所述第二模拟量之差的第一参数。
17.如权利要求13所述的方法，其进一步包括以下步骤 提供连续逼近演算法。
18.如权利要求13所述的方法，其进一步包括以下步骤 提供开关电容器电路。
19.如权利要求13所述的方法，其中所述产生表示所述模拟残余量的第三代码的步骤包括以下步骤 放大所述模拟残余量。
20.如权利要求19所述的方法，其进一步包括以下步骤 使电路自动归零。
全文摘要
一种模数转换器(ADC)系统，包括第一、第二和第三ADC电路以及数字接口电路。所述第一ADC电路被配置用于提供表示第一模拟量的第一代码且提供相对于所述第一代码表示所述第一模拟量的第一模拟残余量。所述第二ADC电路被配置用于提供表示第二模拟量的第二代码且提供相对于所述第二代码表示所述第二模拟量的第二模拟残余量。所述第三ADC电路被配置用于接收所述第一和第二模拟残余量，和提供表示所述第一模拟残余量和所述第二模拟残余量之差的第三代码。所述数字接口电路被配置用于接收所述第一、第二和第三代码且提供表示所述第一和第二模拟量的多个数值参数。
文档编号H03M1/12GK102843137SQ201210214658
公开日2012年12月26日 申请日期2012年6月25日 优先权日2011年6月22日
发明者杰斯伯·史定斯嘉德-麦德森, 迈卡加莱塔·奥哈洛兰, 佛洛林·奥普里斯库 申请人:凌力尔特有限公司