专利名称：压控延迟电路及其共模补偿方法
技术领域：
本发明是关于一种压控延迟电路的装置及方法，特别是关于一种压控延迟电路及其共模补偿方法。
背景技术：
压控延迟电路(Voltagecontrolled delay circuits ;VCDC)广泛地使用在各种应用，例如:环形振荡器(ring oscillator)和延迟锁相回路(delay lock loop)等。其中，令人关注的特殊应用是压控环形振荡器。压控环形振荡器具有架构在环形组态的多级的V⑶C及由输入到输出的电路延迟。其中，每一级的V⑶C接收来自前级的输入并且输出一输出给下一级，并且由控制电压控制由输入到输出的电路延迟。图1是3阶压控环形振荡器100的示意图。参照图1，3阶压控环形振荡器100包括三个V⑶C 110、120、130、输入、输出及由输入到输出的电路延迟。每个V⑶C架构在一差动电路拓墣，且具有第一输入端(正端)Vi+、第二输入端(负端)V1-、第一输出端(正端)V。+、第二输出端(负端)V。-和控制端TC。此输入定义为在第一输入端(正端)Vi+和第二输入端(负端)Vi_之间的压差。此输出定义为在第一输出端(正端)V。+和第二输出端(负端)ν之间的压差。由输入到输出的电路延迟是由施加在控制端TC的控制电压VCTL所控制。控制电压VCTL是施加给所有VCDC 110、120、130。并且，控制电压VCTL决定三个V⑶C 110、120、130的电路延迟，因而决定3阶压控环形振荡器100的振荡频率。有许多电路适用于实现压控延迟电路。一特别令人关注的电路是CML(current-mode logic ;电流模态逻辑)放大器200,如图2所示。CML放大器200包括一电流源210、一差动对220和一负载230。电流源210包括NMOS (n-type metal-oxidesemiconductor ;N型金氧半导体)晶体管211。差动对220包括NMOS晶体管221、222。负载230包括电阻231、232。于此，Vdd表示供电端。CML放大器200是在现有技术中熟知的，并且为本领域的技术人员所熟知，故于此不再赘述。在控制端TC的高电压导致较高的偏压电流Ib，其起因于延迟电路的较短的电路延迟，进而导致环形振荡器的较高振荡频率。然而，CML放大器200有个问题，其输出的共模电压决定在偏压电流Ib，因此当控制电压改变时，输出的共模电压也会跟着改变。在许多应用中，共模电压最好能不管控制电压的变化而维持实质上相同。当控制电压改变时，具有实质上固定的共模电压的输出的压控延迟电路是令人期望的。
发明内容
本发明的目的在于提供一种压控延迟电路及其共模补偿方法，用以解决压控延迟电路当控制电压改变时，输出的共模电压也会跟着改变的问题。在一实施例中，压控延迟电路包括一第一电流源、一第二电流源、一差动对、一信号输出端、一第一供电端、一负载电路、一电流镜以及一对I禹合电阻。
第一电流源用以依照一第一偏压输出一第一电流，而第二电流源用以依照一控制电压输出一第二电流。差动对用以在一偏压电流的偏压下依照一差动输入信号输出一差动输出信号。其中，偏压电流包括第一电流和第二电流的结合。信号输出端用以输出差动输出信号。第一供电端用以提供一第一供电电压。负载电路耦接在第一供电端与信号输出端之间。电流镜用以在一第二供电电压的供电下，依照控制电压输出一第三电流和一第四电流。此对耦合电阻用以分别将第三电流和第四电流耦接至信号输出端的正端和负端。在另一实施例中，压控延迟电路的共模补偿方法包括依照一第一偏压产生一第一电流；依照一控制电压产生一第二电流；响应一偏压电流而放大一差动输入信号以产生一差动输出信号；使用一负载电路提供差动输出信号至一第一供电电压之间的压降；使用一电流镜在一第二供电电压的供电下依照控制电压产生一第三电流和一第四电流；以及经由一对耦合电阻提供第三电流和第四电流至差动输出信号。其中，偏压电流包括第一电流和第二电流的结合。在又一实施例中，压控延迟电路的共模补偿方法包括以一偏压电流偏压一差动晶体管以放大一差动输入信号而产生一差动输出信号；以一第一量改变偏压电流以改变差动晶体管的一电路延迟；使用一电流镜产生一第一补偿电流和一第二补偿电流；将第一补偿电流经由一第一耦合电阻注入至差动输出信号的第一端；以及将第二补偿电流经由一第二耦合电阻注入至差动输出信号的第二端。
图1是压控环形振荡器的示意图。图2是CML (current-mode logic ;电流模态逻辑)放大器的示意图。图3A是根据本发明一实施例的压控延迟电路(Voltage controlleddelaycircuits ；VCDC)的不意图。图3B是根据本发明另一实施例的压控延迟电路的示意图。其中，附图标记说明如下100压控环形振荡器；110VCDC ;120VCDC;130VCDC;200CML 放大器；210 电流源；220 差动对；230 负载；211NM0S 晶体管；221NM0S 晶体管；222NM0S 晶体管；231 电阻；232 电阻；300A压控延迟电路；
300B压控延迟电路；310第一电流源；311 第一 NMOS 晶体管；320 差动对；321第三NMOS晶体管；322第四NMOS晶体管；330负载电路；331上拉电阻；332上拉电阻；340第二电流源；341 第二 NMOS 晶体管；350 电流镜；351第五NMOS晶体管；352第六NMOS晶体管；
353 第一 PMOS 晶体管；354 第二 PMOS 晶体管；355第三PMOS晶体管；356PM0S 晶体管；357电路节点；361耦合电阻；362耦合电阻；Vi+ 正端；V1-负端；V。+ 正端；V。—负端；VCTL控制电压；TC控制端；^偏压电流；Vdd 供电端；Vddi第一供电电压；Vdd2第二供电电压；VC控制电压；VB 第一偏压；VA 第二偏压；VM映射控制电压；I1 第一电流；I2 第二电流；I3第三电流；I4第四电流；
I5第五电流；I6第六电流；I7第七电流。
具体实施例方式以下将参考显示本发明具体实施例的附图详细描述。这些实施例描述足够详细以致使此领域技术人员实现这些和其他实施例。当一些实施例与一个或多个实施例结合以形成新实施例时。各种实施例之间不需相互排斥。因此，以下详细说明并无限制的用意，而是说明的用意。以下述及的“第一”、“第二”、“第三”、“第四”、“第五”、“第六”、“第七”等术语，其用
以区别所指的元件，而非用以排序或限定所指元件的差异性，且亦非用以限制本发明的范围。图3A是根据本发明一实施例的压控延迟电路(Voltage controlleddelaycircuits ;VCDC)300A的示意图。参照图3A，VCDC 300A包括一第一电流源310、第二电流源340、一差动对320、一负载电路330、一电流镜350以及一对耦合电阻361、362。第一电流源310的第一端耦接至接地，并且第一电流源310的第二端耦接至差动对320的一对第一端。第一电流源310的控制端用以接收第一偏压VB。第二电流源340的第一端耦接至接地，并且第二电流源340的第二端耦接至差动对320的一对第一端。第二电流源340的控制端用以接收控制电压VC。差动对320的一对第二端分别耦接至一对信号输出端(正端V。+和负端V。—)，并且差动对320的一对控制端分别耦接至一对信号输入端(正端Vi+和负端ViJ。负载电路330耦接在第一供电端(其用以提供第一供电电压Vddi)与信号输出端(正端V。+和负端V。—)之间。电流镜350分别经由耦合电阻361、362耦接在信号输出端。第一电流源310 包括一第一 NMOS (n-type metal-oxide semiconductor ;N 型金氧半导体)晶体管311,且此第一 NMOS晶体管311用以接收一第一偏压VB并输出第一电流I10第二电流源340包括一第二 NMOS晶体管341，且此第二 NMOS晶体管341用以接收一控制电压VC并输出第二电流12。差动对320包括一第三NMOS晶体管321和一第四NMOS晶体管322。第三NMOS晶体管321和第四NMOS晶体管322是由偏压电流给偏压，且偏压电流包括第一电流I1和第二电流I2的结合。第三NMOS晶体管321和第四NMOS晶体管322用以接收具有正端Vi+和负端的一差动输入信号，并输出具有正端V。+和负端V。-的一差动输出信号。负载电路330包括一对上拉电阻(pull-up resistor) 331、332，并用以将差动对320的输出(即，信号输出端)I禹合至一第一供电电压Vddi。电流镜350由第二供电电压Vdd2供电，并用以接收控制电压VC及输出第三电流I3和第四电流I4。耦合电阻361将第三电流I3耦合至差动对320的输出的负端V。—，而耦合电阻362将第四电流I4耦合至差动对320的输出的正端V。+。电流镜350包括一第五NMOS晶体管351、一第六NMOS晶体管352、一第一 PMOS(p-type metal-oxide semiconductor ；P 型金氧半导体)晶体管 353、一第二 PMOS 晶体管354以及第三PMOS晶体管355。第五NMOS晶体管351的第一端耦接至接地、第五NMOS晶体管351的第二端耦接至第六NMOS晶体管352的第一端、而第五NMOS晶体管351的控制端耦接控制电压VC。第六NMOS晶体管352的第二端耦接至第一 PMOS晶体管353的第二端和控制端以及第二 PMOS晶体管354和第三PMOS晶体管355的控制端。第一 PMOS晶体管353的第一端、第二 PMOS晶体管354的第一端和第三PMOS晶体管355的第一端接至第二供电端(其用以提供第二供电电压Vdd2 )。第二 PMOS晶体管354的第二端耦接至耦合电阻361，而第三PMOS晶体管355的第二端耦接至耦合电阻362。第五NMOS晶体管351用以接收控制电压VC并输出一第五电流15。第六NMOS晶体管352架构在串叠组态(cascode topology)并具有一栅极端稱接第二偏压VA。第六NMOS晶体管352用以接收第五电流I5并输出一第六电流16。第一 PMOS晶体管353架构在二极管连接式组态(diode-connectedtopology),并用以接收第六电流I6和建立一映射控制电压VM。第二 PMOS晶体管354用以依照映射控制电压VM输出第三电流13。第三PMOS晶体管355用以依照映射控制电压VM输出第四电流14。V⑶C 300A的原理说明如下。若移除第二电流源340、电流镜350以及耦合电阻361、362，VCDC 300A则只具有第一电流源310、差动对320和负载电路330，且V⑶C 300A会变成现有技术熟知的CML(common-mode logic ;电流模态逻辑)放大器；于此，差动输出信号(Vo)的共模电压约等于=Vdd1-11.R/2。其中，R为上拉电阻331的阻值，且上拉电阻331与上拉电阻332具有相同阻值。通过利用由控制电压VC控制的第二电流源340提供额外电流(即第二电流I2)给差动对320而使差动对320加速，因而依照控制电压VC缩短电路延迟。此时，电流镜350用以将第三电流I3和第四电流I4注入至差动对320的二输出端(即正端V。+和负端V。—)，致使第三电流I3和第四电流I4两者约等于`第二电流I2的一半(12/2);因此通过第三电流I3和第四电流I4大约补偿提供给差动对320的额外电流，并且纵使第二电流I2提供给差动对320的第二电流I2并导致电路延迟的减少，差动输出信号(Vo)的共模电压仍维持在约等于=Vdd1-11.R/2。电流镜350的体现，以致使第三电流I3和第四电流I4两者约等于第二电流I2的一半(12/2)。电流镜350的原理说明如下。在给予栅源极电压(gate-to-source voltage)的情况下,在NMOS晶体管的漏极端的输出电流约正比于NMOS晶体管的宽长比。使第二 NMOS晶体管341和第五NMOS晶体管351的宽长比分别为al和a2，并且使第一 PMOS晶体管353、第二 PMOS晶体管354以及第三PMOS晶体管355的宽长比分别为a3、a4和a5。由于第二 NMOS晶体管341和第五NMOS晶体管351具有相同的栅源极电压(即控制电压VC)，因此第二电流I2和第五电流I5分别
a 2
约正比于al和a2。因此，得到关系式
6/1
O第六NMOS晶体管352是用以减少第五NMOS晶体管351的通道长度调变效应(channel length modulation)的一串叠装置。第六电流I6约等于第五电流I5,因此得到
T T a 2
关系式A xh'~r“丨0由于第一 PMOS晶体管353、第二 PMOS晶体管354以及第三PMOS晶体管355具有共栅源极电压，即VM-Vdd2,因此第六电流I6、第三电流I3和第四电流I4分别约正比于a3、a4
和a5。因此得到关系式
权利要求
1.一种压控延迟电路，包括: 一第一电流源，用以依照一第一偏压输出一第一电流； 一第二电流源，用以依照一控制电压输出一第二电流； 一差动对，用以在一偏压电流的偏压下依照一差动输入信号输出一差动输出信号，其中该偏压电流包括该第一电流和该第二电流的结合； 一信号输出端，用以输出该差动输出信号； 一第一供电端，用以提供一第一供电电压； 一负载电路，耦接在该第一供电端与该信号输出端之间； 一电流镜，用以在一第二供电电压的供电下，依照该控制电压提供一第三电流和一第四电流；以及 一对耦合电阻，用以将该第三电流耦接至该信号输出端的正端，和该第四电流耦接至该信号输出端的负端。
2.如权利要求1所述的压控延迟电路，其中该第二供电电压是高于该第一供电电压。
3.如权利要求1所述的压控延迟电路，其中该对耦合电阻的阻值是实质上高于该负载电路的阻值。
4.如权利要求1所述的压控延迟电路，其中该电流镜包括: 一第三电流源，用以依照该控制电压输出一第五电流； 一第一晶体管，架构在一串叠组态，用以根据该第五电流输出一第六电流； 一第二晶体管，架构在一二极管连接式组态，用以接收该第六电流并建立一映射控制电压； 一第三晶体管，用以依照该映射控制电压输出该第三电流；以及 一第四晶体管，用以依照该映射控制电压输出该第四电流。
5.如权利要求4所述的压控延迟电路，其中该第三晶体管的漏极端是连接至该第四晶体管的漏极端。
6.如权利要求1所述的压控延迟电路，其中该电流镜包括: 一第三电流源，用以依照该控制电压输出一第五电流； 一第一晶体管，架构在一串叠组态，用以根据该第五电流输出一第六电流； 一第二晶体管，架构在一二极管连接式组态，用以接收该第六电流并建立一映射控制电压；以及 一第三晶体管，用以依照该映射控制电压输出该第三电流及该第四电流。
7.如权利要求1-6中的任一权利要求所述的压控延迟电路，其中该第三电流和该第四电流的总和是等于该第二电流的大小。
8.如权利要求1所述的压控延迟电路，其中该负载电路包括一对上拉电阻，分别耦接至该信号输出端的该正端和该负端。
9.一种压控延迟电路的共模补偿方法，包括: 依照一第一偏压产生一第一电 流； 依照一控制电压产生一第二电流； 响应一偏压电流而放大一差动输入信号以产生一差动输出信号，其中该偏压电流包括该第一电流和该第二电流的结合；使用一负载电路提供该差动输出信号与一第一供电电压之间的压降； 使用一电流镜在一第二供电电压的供电下依照该控制电压产生一第三电流和一第四电流；以及 经由一对耦合电阻提供该第三电流和该第四电流至该差动输出信号。
10.如权利要求9所述的压控延迟电路的共模补偿方法，其中该第二供电电压是高于该第一供电电压。
11.如权利要求9所述的压控延迟电路的共模补偿方法，其中该对耦合电阻的阻值是实质上高于该负载电路的阻值。
12.如权利要求9所述的压控延迟电路的共模补偿方法，其中该第三电流和该第四电流的产生步骤包括: 依照该控制电压输出一第五电流； 利用一晶体管串叠组态根据该第五电流输出一第六电流； 在该第二供电电压的供电下，利用一二极管连接式组态接收该第六电流并建立一映射控制电压； 在该第二供电电压的供电下依照该映射控制电压输出该第三电流；以及 在该第二供电电压的供电下依照该映射控制电压输出该第四电流。
13.如权利要求12所述的压控延迟电路的共模补偿方法，其中该第三电流和该第四电流是从二晶体管的共漏极端输出。
14.如权利要求12所述的压控延迟电路的共模补偿方法，其中该第三电流和该第四电流分别从二晶体管输出。
15.如权利要求9-14中所述的任一权利要求所述的压控延迟电路的共模补偿方法，其中该第三电流和该第四电流的总和是等于该第二电流的大小。
16.—种压控延迟电路的共模补偿方法,包括: 以一偏压电流偏压一差动晶体管以放大一差动输入信号而产生一差动输出信号； 以一第一量改变该偏压电流以改变该差动晶体管的一电路延迟； 使用一电流镜产生一第一补偿电流和一第二补偿电流，致使该第一补偿电流和该第二补偿电流的总和为一第二量，且该第二量实质上等于该第一量； 将该第一补偿电流经由一第一耦合电阻注入至该差动输出信号的第一端；以及 将该第二补偿电流经由一第二耦合电阻注入至该差动输出信号的第二端。
17.如权利要求16所述的压控延迟电路的共模补偿方法，还包括:提供一供电电压以映射一第一电流和一第二电流，致使跨过该第一耦合电阻和该第二耦合电阻中之一的一压降不阻碍该第一补偿电流和该第二补偿电流中之一的注入。
18.如权利要求16所述的压控延迟电路的共模补偿方法，其中该第一耦合电阻具有致使该第一补偿电流的注入步骤减缓一差动对的电路速度的阻值，以及该第二耦合电阻具有致使该第二补偿电流的注入步骤实质上不减缓该差动对的该电路速度的阻值。
全文摘要
本发明公开了一种压控延迟电路及其共模补偿方法，其方法包括利用以偏压电流偏压的一组差动晶体管放大一差动输入信号以产生一差动输出信号；以第一量改变偏压电流以改变差动晶体管的电路延迟；通过使用一电流镜产生一第一补偿电流和一第二补偿电流，致使第一补偿电流和第二补偿电流的总和为实质上等于第一量的一第二量；将第一补偿电流经由一第一耦合电阻注入至差动输出信号的第一端；以及将第二补偿电流经由一第二耦合电阻注入至差动输出信号的第二端。
文档编号H03L7/099GK103078634SQ20121041724
公开日2013年5月1日 申请日期2012年10月26日 优先权日2011年10月26日
发明者林嘉亮 申请人:瑞昱半导体股份有限公司