放大器的制造方法
【专利摘要】本发明涉及一种可配置低噪声放大器电路，该可配置低噪声放大器电路可在第一拓扑和第二拓扑之间进行配置，在第一拓扑中，低噪声放大器电路包括简并电感，由此低噪声放大器电路作为电感简并的低噪声放大器进行操作，在第二拓扑中，低噪声放大器电路包括反馈电阻，由此低噪声放大器电路作为电阻反馈低噪声放大器进行操作。
【专利说明】放大器
【技术领域】
[0001]本发明涉及低噪声放大器。特别是但并不排它地，本发明涉及可配置的低噪声放大器电路。
【背景技术】
[0002]射频接收器可以被配置为在许多不同的射频频带内进行操作。例如，用于移动站(或蜂窝电话设备)的接收机可以被配置为在下述频带中的任何一个频带内操作:全球移动通信系统(GSM)、850、900、1800和/或1900、宽带码分多址(WCDMA)、高速分组接入(HSPA)和/或长期演进(LTE) 1、2、3频带等。这允许包含这样的接收机的移动站在支持上述射频频带的不同子集的不同区域使用(例如，使得能够漫游)。
[0003]接收机通常包含一个或多个射频集成电路(RFIC)，该一个或多个射频集成电路(RFIC)包括作为接收机中第一放大级的低噪声放大器(LNA)。例如，一个或多个LNA通常被用于放大由天线收集的射频信号，并且然后由LNA生成的放大信号被接收机中的其他部件使用。
[0004]接收机通常包括一个或多个射频(RF)滤波器，该一个或多个射频(RF)滤波器被置于天线和形成接收机的第一放大级的LNA之间。图1图示了包括RF模块100和天线130的示例性接收机。RF模块10 0包括RF前端模块132，该RF前端模块132进而包括对由天线130收集的射频信号进行滤波的一个或多个(多达总数η个)RF滤波器110-112。RF模块100还包括RFIC134，该RFIC134进而包括对由滤波器110-112生成的滤波信号进行放大的一个或多个(多达总数m个)LNA120-122。
[0005]从针对噪声系数的弗里斯公式可知，形成接收机的第一放大级的LNA决定了接收机的噪声因数。形成该第一级的LNA在确定接收机的输入阻抗中也具有关键作用。该LNA的输入阻抗必须与某一阻抗严格匹配，因为否则在LNA之前的RF滤波器(例如110-112)的性能将会降低。此外，LNA之前的RF滤波器通常将具有固定频率范围，这要求LNA的输入也与该频率范围匹配。
[0006]作为结果，取决于LNA结构，可能有必要利用包含LNA的RFIC外部的匹配部件来适当地设定输入阻抗和频率范围匹配。然而，这些外部匹配部件可能是昂贵的，并且在一些情况下，优选地是使用具有内部匹配能力的LNA来适当地设定其输入阻抗和频率范围匹配。
[0007]接收机性能的另一度量是其灵敏度(基准灵敏度水平)，其衡量在接收机输入处的最小可检测信号水平。接收信号的信号质量通常由误比特率或吞吐量来确定。灵敏度水平S通过以下等式来确定:
[0008]S=-174dBm/Hz+101og (Bff) +SNRmin+NF(I)
[0009]其中，-174dBm/Hz是在290K的温度时来自输入源的有效噪声功率密度，BW是信道带宽，SNRmin是所需要的信噪比，并且NF是接收机噪声因数。SNRmin取决于例如目标误比特率和所使用的调制方法。[0010]形成接收机中第一放大级的LNA之前的RF滤波器在接收机被配置成在其中操作的一些射频频带内可能具有显著的插入损耗。该插入损耗能够使得接收机更不灵敏，并且对于这些射频频带具有更高的噪声因数。由于在这些射频频带内的接收机灵敏度较差，接收机可以在其上进行操作的在发射机和接收机之间的范围被减少，从而使得蜂窝网络设计更具有挑战并且更昂贵。此外，由于诸如移动站的设备中的空间约束，连接到接收机的天线的尺寸可能受到限制，由此限制了天线的性能；这种情况在例如低于IGHz的较低频率处被恶化，在该较低频率处，由于较长的波长，天线的尺寸往往变大。因此，接收机能力可能因此降低，导致降低的链路性能。
[0011]为了减轻上述影响，LNA噪声因数应当尽可能的好。然而，在LNA之前不使用外部匹配部件并且在低电流消耗的情况下获得良好的噪声性能是挑战性的任务。此外，除了昂贵的并且耗尺寸的外部部件之外，还应当考虑包含LNA的RFIC的成本。为了使RFIC的半导体模片区域(die area)保持得小，片上电感器的数目应当被保持为最少，因为高质量的电感器需要大的模片区域，并且其尺寸不会随着集成电路的特征宽度的减小而缩小。
[0012]从以上可以看到，在设计LNA时，需要考虑很多不同的设计因素，并且同时考虑这些因素中的一些或全部可能被证明是困难的。因此，需要通过提供考虑各种设计因素的改进的方式来增强LNA的设计。
【发明内容】
[0013]根据本发明的第一方面，提供了一种可配置的低噪声放大器电路，所述低噪声放大器电路可在第一拓扑和第二拓扑中之间的一个进行配置，在第一拓扑中，所述低噪声放大器电路包括简并电感(degeneration inductance),由此所述低噪声放大器电路作为电感简并的低噪声放大器进行操作，在第二拓扑中，所述低噪声放大器电路包括反馈电阻，由此所述低噪声放大器电路作为电阻反馈低噪声放大器进行操作。因此，本发明允许经由单个低噪声放大器电路来提供电感简并的低噪声放大器功能或者电阻反馈低噪声放大器功能。仅需要对于两个拓扑共同的部件的单个实例，并且这样的部件重用有助于减少成本和模片区域。
[0014]在本发明的实施例中，该电路包括开关布置，并且经由该开关布置可在第一拓扑和第二拓扑之间进行配置。因此，根据该电路的期望性能，该电路可以被配置在电感简并的拓扑或电阻反馈拓扑中。
[0015]在本发明的第一实施例中，低噪声放大器包括第一输入晶体管，并且简并电感包括连接在该第一输入晶体管的第一输出端子和地之间的简并电感器。因此，本发明提供了具有相关的良好噪声因数和灵敏度性能的低噪声放大器拓扑。经由该简并电感以及一个或多个外部匹配部件来提供阻抗匹配。
[0016]在本发明的另一实施例中，低噪声放大器包括第一输入晶体管，并且反馈电阻包括连接在该第一输入晶体管的输入端子和电路的第一输出之间的反馈电阻器。在该拓扑中，经由内部反馈电阻来提供阻抗匹配，而不需要使用外部匹配部件的电感匹配。
[0017]在本发明的一些实施例中，开关布置包括第一拓扑开关装置(或功能)以及第二拓扑开关装置(或功能)，第一拓扑开关装置连接在第一输入晶体管的第一输出端子和地之间，第二拓扑开关装置连接在第一输入晶体管的输入端子和反馈电阻器之间。通过将第一拓扑开关装置和第二拓扑开关装置配置在打开状态，该电路可配置在第一拓扑中，并且通过将第一拓扑开关装置和第二拓扑开关装置配置在关闭状态，该电路可配置在第二拓扑中。
[0018]在本发明的布置中，第一和/或第二拓扑开关装置包括开关晶体管，开关晶体管中的每一个开关晶体管可经由对相应的开关晶体管的输入端子输入打开状态控制信号而配置在打开状态，而开关晶体管中的每一个开关晶体管可经由对相应的开关晶体管的输入端子输入关闭状态控制信号而配置在关闭状态。因此，通过对电路内的多个开关晶体管应用例如数字控制信号的适当的控制信号可以方便地配置该电路的拓扑。
[0019]在本发明的实施例中，该电路包括第一共源共栅晶体管，该第一共源共栅晶体管连接到第一输入晶体管的第二输出端子和电路的第一输出。因此，减小了第一输入晶体管的输入电容对放大器的输出的不期望的放大。
[0020]在本发明的实施例中，该电路包括连接在第一输入晶体管的输入端子和第二拓扑开关装置之间的去耦合电容器。因此，提供了对第一输入晶体管和第二拓扑开关装置的交流电流的去耦合。
[0021]在本发明的一些布置中，该电路包括连接在反馈电阻器和电路的输出之间的去耦合电容器。因此，提供了对第二拓扑开关装置的交流电流的进一步去耦合。
[0022]在本发明的其他布置中，该电路包括连接在反馈电阻器和电路的输出之间的反馈放大器。因此，提供了额外缓冲以提升电路性能。
[0023]在本发明的实施例中，第一拓扑包括连接在第一输入晶体管的第一输出端子和地之间的电容器。因此，可以调整跨导级(包括200、250和/或202) PSPR和/或CMRR度量。
[0024]本发明的实施例涉及包括连接到该电路的第一输出的可配置负载的电路，该可配置负载例如LC (电感器/电容器)谐振器负载。因此，本发明允许该电路的跨导级的配置。
[0025]在本发明的布置中，当低噪声放大器电路被配置在第二拓扑中时，简并电感被适配为提供电源噪声抑制阻抗。因此，电感简并的低噪声放大器拓扑的简并电感可以有效地在电阻反馈拓扑中使用，以对抗电路的电源的噪声影响。
[0026]在本发明的实施例中，该电路包括第二输入晶体管，由此该低噪声放大器电路包括差分低噪声放大器电路。简并电感器包括中心抽头差分简并电感器，该中心抽头差分简并电感器连接到第一输入晶体管的第一输出端子、第二输入晶体管的第一输出端子和地的。反馈电路包括连接在第二输入晶体管的输入端子和电路的第二输出之间的另一反馈电阻器。因此，本发明提供了具有相关联的良好共模抑制性能的可配置的差分放大器。
[0027]在本发明的实施例中，第一拓扑开关装置被连接在第一输入晶体管的第一输出端子和第二输入晶体管的第一输出端子之间，并且该电路包括连接在第二输入晶体管的输入端子和另一反馈电阻器之间的第三拓扑开关装置(或功能)。通过将第一、第二和第三拓扑的开关装置配置在打开状态，该电路可配置在第一拓扑中，并且通过将第一、第二和第三拓扑的开关装置配置在关闭状态，该电路可配置在第二拓扑中。因此，另一拓扑开关装置可以用于将该差分低噪声放大器电路配置到适当的拓扑中。
[0028]在本发明的布置中，当低噪声放大器电路被配置在第二拓扑中时，简并电路被适配为提供与差分低噪声放大器电路的输入信号共同的信号分量相关的共模信号抑制阻抗。因此，电感简并的低噪声放大器拓扑的简并电感可以有效地在电阻反馈拓扑中使用，用于为差分放大器提供期望的共模信号抑制。
[0029]根据本发明的第二方面，提供了一种射频半导体集成电路，该射频半导体集成电路包括一个或多个根据本发明第一方面的可配置的低噪声放大器电路。
[0030]根据本发明的第三方面，提供了一种射频模块，该射频模块包括一个或多个射频滤波器电路，该射频滤波器电路耦合到一个或多个根据本发明第一方面的可配置的低噪声放大器电路。
[0031]根据本发明的第四方面，提供了一种包括根据本发明第一方面的可配置的低噪声放大器电路的设备。
[0032]根据本发明的第五方面，提供了一种配置低噪声放大器电路的方法，包括应用下述中的一个:
[0033]将一个或多个控制信号的第一集合应用于该电路，用于将该电路配置在第一拓扑中，在第一拓扑中，低噪声放大器电路包括简并电感，由此低噪声放大器电路作为电感简并的低噪声放大器来进行操作；或者
[0034]将一个或多个控制信号的第二集合应用于该电路，以将该电路配置在第二拓扑中，在第二拓扑中，低噪声放大器电路包括反馈电阻，由此低噪声放大器电路作为电阻反馈低噪声放大器来进行操作。
[0035]根据本发明的第六方面，提供了一种可配置的低噪声放大器电路，该可配置的低噪声放大器电路可在下述两者之间配置:
[0036]内部输入阻抗匹配拓扑，其中，低噪声放大器电路包括一个或多个内部输入阻抗匹配部件，该一个或多个内部输入阻抗匹配部件适配为将低噪声放大器的输入阻抗匹配到给定输入，该一个或多个内部输入阻抗匹配部件被置于低噪声放大器电路内部；以及
[0037]与内部输入阻抗匹配拓扑不同的拓扑。
[0038]与内部输入阻抗匹配拓扑不同的拓扑与内部输入阻抗匹配拓扑的不同之处在于，该拓扑不包括内部输入阻抗匹配拓扑的一个或多个内部输入阻抗匹配部件。
[0039]因此，当可配置的低噪声放大器电路被配置在内部输入阻抗匹配拓扑中时，不需要将低噪声放大器的输入阻抗匹配到给定输入的外部匹配部件。当可配置的低噪声放大器电路被配置在与内部输入阻抗匹配拓扑不同的拓扑中时，需要一个或多个外部阻抗匹配部件用于将低噪声放大器的输入阻抗匹配到给定输入。
[0040]从下面本发明的优选实施例的描述中，本发明的其他特征和优点将变得明显，本发明的优选实施例的描述仅以示例的方式，并且参照附图给出。
【专利附图】
【附图说明】
[0041]图1图示了根据现有技术的射频集成电路。
[0042]图2图示了根据现有技术的电感简并的低噪声放大器电路。
[0043]图3图示了根据现有技术的电阻反馈低噪声放大器电路。
[0044]图4图示了根据实施例的可配置的低噪声放大器。
[0045]图5图示了根据实施例的可配置的低噪声放大器。
[0046]图6图不了根据实施例的可配置的低噪声放大器。
[0047]图7图示了根据实施例的可配置的低噪声放大器。【具体实施方式】
[0048]若干LNA结构是已知的，其中的每一个都具有关于其噪声性能、总体成本和输入匹配能力的某些优点和缺点。
[0049]第一个已知的LNA拓扑是电感简并的LNA拓扑，其具体分析已经在例如D.K.Shaeffer 和 T.H.Lee 于 1997 年 5 月发表于 IEEE J.0f Solid-State Circuits 第 32卷第 5 期上的 “Al.5-V, 1.5-GHz CMOS low noise amplifier” 的第 745-759 页中给出。
[0050]在图2中描绘了示例性电感简并的LNA电路。图2的LNA是差分放大器，其中，晶体管200和210形成差分放大器的正或“加”侧，并且晶体管202和212形成差分放大器的负或“减”侧。以共源共栅的配置来布置差分放大器的加侧和减侧中的每一个，其中，每一个都以共源极布置的晶体管200和202分别形成加侧和减侧的输入晶体管，并且晶体管210和212分别形成加侧和减侧的共源共栅晶体管。在该情况下，晶体管200、202、210、212中的每一个都是增强型模η沟道金属氧化物半导体场效应晶体管(MOSFET)(还称为“NM0S”)。
[0051]差分放大器对应用到其输入端子Input_p220和Input_m222的两个输入信号之间的差进行放大，其中应用到输入端子Input_m222的信号是与应用到输入端子Input_p220的信号具有相同幅度的信号，但是与该信号相位相差180度(S卩，该信号具有相反相位)。差分放大器能够在放大两个信号之间的差的同时抑制对其两个输入信号共同的信号分量。在放大两个信号之间的差的同时将其两个输入信号共同的信号分量所抑制的程度可以通过共模抑制比(CMRR)度量来衡量。
[0052]在放大器的加侧的输入晶体管200的栅极端子连接到去耦合电容器240，该去耦合电容器240进而连接到外部匹配部件230。输入端子Input_p220连接到外部匹配部件230。外部匹配部件230被置于与包含图2的LNA的电路分离的电路或设备上，即匹配部件230在“片外”(在图2中通过虚线框来表示)。在该情况下，匹配部件230是电感器。
[0053]类似地，在放大器的减侧，输入晶体管的栅极端子连接到去耦合电容器242，该去耦合电容器242进而连接到外部匹配部件232。输入端子Input_m222连接到外部匹配部件232。再次，匹配部件232被置于“片外”，并且在该情况下，匹配部件230是电感器。
[0054]输入晶体管200和202的栅极端子中的每一个因此形成其相应的输入晶体管的输入端子。因此，输入晶体管200和202的源极和漏极端子形成输入晶体管的输出端子。
[0055]两个输入晶体管200、202的每一个的源极端子连接到电感器250的不同的相应的端子。电感器250是具有互耦的中心抽头的差分电感器设备。电感器250提供两个输入晶体管200、202的源极端子的电感简并。电感器250的中心抽头端子接地。
[0056]差分放大器的加侧的输入晶体管200的漏极端子连接到共源共栅晶体管210的源极端子。类似地，差分放大器的减侧的输入晶体管202的漏极端子连接到共源共栅晶体管212的源极端子。
[0057]共源共栅晶体管210和212的栅极端子都连接到电路电压源Vdd (直流电压)。注意，栅极端子DC电压可以被设定为不同于Vdd的水平，使得输入晶体管200的漏极电压可以被设定为期望水平，以便于增加共源共栅晶体管210的漏极端子处的有效电压摆动。
[0058]共源共栅晶体管210和212的漏极端子分别连接到输出端子0utput_p260和0utput_m262,其中0utput_p是差分放大器的加侧的输出端子，并且0utput_m是差分放大器的减侧的输出端子。共源共栅晶体管210和212的漏极端子中的每一个还经由可配置负载连接到电压源Vdd;在该情况下，可配置负载包括并联连接的电感器280和可变电容器270。电感器280是中心抽头差分电感器设备，并且其中心抽头端子连接到电压源Vdd。图2的LNA的输出端子0utput_p260和Output_m262由此连接到可配置负载。
[0059]图2中描绘的LNA拓扑的噪声性能通常由输入晶体管200和202的噪声性能决定。可以通过优化输入匹配网络(例如，包括输入晶体管200和202以及外部匹配部件230和232)改善噪声性能。在该拓扑中，输入晶体管之前的输入匹配网络提供了无源(passive)电压增益，这可以以在相应的输入晶体管，例如200，的栅-源极端子结点处观察到的电压摆动与LNA输入处的电压摆动的比率来衡量。该比率的高值，在该上下文中被称为输入匹配网络的Q值，有利于减少输入晶体管200的漏极电流噪声，但是其增加了输入晶体管的感生栅极电
[0060]流噪声。最优Q值可以使用以下等式来确定:
【权利要求】
1.一种可配置低噪声放大器电路，所述低噪声放大器电路可在下述项之间进行配置: 第一拓扑，在所述第一拓扑中，所述低噪声放大器电路包括简并电感，从而所述低噪声放大器电路作为电感简并的低噪声放大器进行操作；以及 第二拓扑，在所述第二拓扑中，所述低噪声放大器电路包括反馈电阻，从而所述低噪声放大器电路作为电阻反馈低噪声放大器进行操作。
2.根据权利要求1所述的可配置低噪声放大器电路，所述电路包括开关布置，所述电路可经由所述开关布置在所述第一拓扑和所述第二拓扑之间进行配置。
3.根据权利要求1或2所述的可配置低噪声放大器电路，其中，所述低噪声放大器包括第一输入晶体管，并且所述简并电感包括连接在所述第一输入晶体管的第一输出端子和接地之间的简并电感器。
4.根据权利要求1或2所述的可配置低噪声放大器电路，其中，所述低噪声放大器包括第一输入晶体管，并且所述反馈电阻包括连接在所述第一输入晶体管的输入端子和所述电路的第一输出之间的反馈电阻器。
5.根据权利要求3或4所述的可配置低噪声放大器电路，其中，所述开关布置包括: 第一拓扑开关装置，所述第一拓扑开关装置连接在所述第一输入晶体管的第一输出端子和接地之间；以及 第二拓扑开关装置，所述第二拓扑开关装置连接在所述第一输入晶体管的所述输入端子和所述反馈电阻器之间， 其中，通过将所述第一拓扑开关装置和所述第二拓扑开关装置配置在打开状态，所述电路可配置在所述第一拓扑中，并且` 其中，通过将所述第一拓扑开关装置和所述第二拓扑开关装置配置在关闭状态，所述电路可配置在所述第二拓扑中。
6.根据权利要求5所述的可配置低噪声放大器电路，其中，所述第一拓扑开关装置和/或所述第二拓扑开关装置包括开关晶体管， 其中，所述开关晶体管中的每一个开关晶体管可经由向相应的开关晶体管的所述输入端子输入打开状态配置控制信号而被配置在所述打开状态，并且 其中，所述开关晶体管中的每一个开关晶体管可经由向相应的开关晶体管的所述输入端子输入关闭状态配置控制信号而被配置在所述关闭状态。
7.根据权利要求3至6中的任一权利要求所述的可配置低噪声放大器电路，所述电路包括第一共源共栅晶体管，所述第一共源共栅晶体管连接到所述第一输入晶体管的第二输出端子和所述电路的第一输出。
8.根据权利要求5和6或7所述的可配置低噪声放大器电路，所述电路包括去耦合电容器，所述去耦合电容器连接在所述第一输入晶体管的所述输入端子和所述第二拓扑开关装置之间。
9.根据权利要求4至8中的任一权利要求所述的可配置低噪声放大器电路，所述电路包括连接在所述反馈电阻器和所述电路的输出之间的去耦合电容器。
10.根据权利要求4至9中的任一权利要求所述的可配置低噪声放大器电路，所述电路包括连接在所述反馈电阻器和所述电路的输出之间的反馈放大器。
11.根据权利要求3至10中的任一权利要求所述的可配置低噪声放大器电路，其中，所述第一拓扑包括连接在所述第一输入晶体管的第一输出端子和接地之间的电容器。
12.根据任一前述权利要求所述的可配置低噪声放大器电路，所述电路包括连接到所述电路的第一输出的可配置的负载。
13.根据任一前述权利要求所述的可配置低噪声放大器电路，其中，当所述低噪声放大器电路被配置在所述第二拓扑中时，所述简并电感被适配为提供电源噪声抑制阻抗。
14.根据任一前述权利要求所述的可配置低噪声放大器电路，所述电路包括第二输入晶体管，由此所述低噪声放大器电路包括差分低噪声放大器电路。
15.根据权利要求14所述的可配置低噪声放大器电路，其中，所述简并电感器包括中心抽头差分简并电感器，所述中心抽头差分简并电感器连接到所述第一输入晶体管的第一输出端子、所述第二输入晶体管的第一输出端子和接地。
16.根据权利要求14所述的可配置低噪声放大器电路，其中，所述反馈电阻包括连接在所述第二输入晶体管的输入端子和所述电路的第二输出之间的另一反馈电阻器。
17.根据权利要求5和14至16中的任一权利要求所述的可配置低噪声放大器电路，其中，所述第一拓扑开关装置被连接在所述第一输入晶体管的所述第一输出端子和所述第二输入晶体管的所述第一输出端子之间，所述电路包括: 第三拓扑开关装置，所述第三拓扑开关装置连接在所述第二输入晶体管的所述输入端子和所述另一反馈电阻器之间， 其中，通过将所述第一拓扑开关装置、所述第二拓扑开关装置和所述第三拓扑开关装置配置在打开状态，所述电路可配置在所述第一拓扑中，并且 其中，通过将所述第一拓扑开关装置、所述第二拓扑开关装置和所述第三拓扑开关装置配置在关闭状态，所述电路可配置在所述第二拓扑中。
18.根据权利要求14至17中的任一权利要求所述的可配置低噪声放大器电路，其中，当所述低噪声放大器电路被配置在所述第二拓扑中时，所述简并电感被适配为提供与对所述第一输入信号和所述第二输入信号共同的信号分量相关的共模信号抑制阻抗。
19.一种射频半导体集成电路，包括一个或多个根据任一前述权利要求所述的可配置低噪声放大器电路。
20.一种射频模块，包括耦合到一个或多个根据权利要求1至16中的任一权利要求所述的可配置低噪声放大器电路的一个或多个射频滤波器电路。
21.一种包括根据权利要求1至18中的任一权利要求所述可配置低噪声放大器电路的设备。
22.—种配置低噪声放大器电路的方法，包括应用下述项中的一个: 对所述电路应用一个或多个控制信号的第一集合，用于将所述电路配置在第一拓扑中，在所述第一拓扑中，所述低噪声放大器电路包括简并电感，由此所述低噪声放大器电路作为电感简并的低噪声放大器来进行操作；或者 对所述电路应用一个或多个控制信号的第二集合，用于将所述电路配置在第二拓扑中，在所述第二拓扑中，所述低噪声放大器电路包括反馈电阻，由此所述低噪声放大器电路作为电阻反馈低噪声放大器来进行操作。
23.一种可配置低噪声放大器电路，所述低噪声放大器电路可在下述项之间进行配置:内部输入阻抗匹配拓扑，在所述内部输入阻抗匹配拓扑中，所述低噪声放大器电路包括一个或多个内部输入阻抗匹配部件，所述一个或多个内部输入阻抗匹配部件被适配为将所述低噪声放大器的输入阻抗匹配到给定输入，所述一个或多个内部输入阻抗匹配部件被置于所述低噪声放大器电路内部；以及 与所述内部输入阻抗匹配拓扑不同的拓扑。
24.一种根据权利要求23所述的可配置低噪声放大器电路，其中，与所述内部输入阻抗匹配不同的所述拓扑与所述内部输入阻抗匹配拓扑的不同之处在于，与所述内部输入阻抗匹配拓扑不同的所述 拓扑不包括所述内部输入阻抗匹配拓扑的一个或多个内部输入阻抗匹配部件。
【文档编号】H03F3/72GK103563250SQ201280024061
【公开日】2014年2月5日 申请日期:2012年5月18日 优先权日:2011年5月19日
【发明者】J·J·埃基南, J·J·瑞基, J·K·考科武里 申请人:美国博通公司