Cmos图像传感器单斜adc数字相关双采样电路的制作方法
【专利摘要】本发明涉及数模混合集成电路设计领域，为消除比较器失调和有限增益产生的误差，同时也可以降低模拟电路的要求，本发明采用的技术方案是，CMOS图像传感器单斜ADC数字相关双采样电路，由斜坡产生电路、比较器、数字相关双采样电路和选择锁存电路组成，像素信号接比较器的反相输入端，斜坡信号产生电路的输出信号为斜坡信号，斜坡信号接比较器的同向输入端，比较器的输出接数字相关双采样电路；数字相关双采样电路的输出接选择和锁存电路，选择和锁存电路的输出是单斜ADC的最终输出；在数字相关双采样电路中，通过控制加/减计数器来实现复位信号Vrst和像素信号Vsig对应的数字量作差。本发明主要应用于集成电路设计。
【专利说明】CMOS图像传感器单斜ADC数字相关双采样电路
【技术领域】
[0001 ] 本发明涉及数模混合集成电路设计领域，特别涉及CMOS图像传感器单斜ADC数字相关双采样电路。
技术背景
[0002]与CCD图像传感器相比，CMOS图像传感器具有低功耗、宽动态范围、体积小、成本低等优势，因而广泛应用于数码相机、扫描仪、安全监控等领域，还可以用于军事侦查、空间观察等方面。ADC将光电探测器采集到的模拟信号转换成数字信号，是模拟电路与数字电路的接口，其性能的优劣直接影响到图像传感器的成像质量，因此，ADC在信号读出数据链中处于核心地位。列并行ADC可以在帧频、填充因子、面积、功耗等方面做出很好的折中，因而是最广泛应用的ADC结构。单斜ADC是现今常用的列并行ADC。单斜ADC结构简单并且面积小，但是单斜中比较器的失调和有限增益会引入噪声和误差，这些噪声和误差会带来新的 FPN。
【发明内容】
[0003]为克服现有技术的不足，本发明旨在消除比较器失调和有限增益产生的误差，同时也可以降低模拟电路的要求，为达到上述目的，本发明采用的技术方案是，CMOS图像传感器单斜ADC数字相关双采样电路，由斜坡产生电路、比较器、数字相关双采样电路和选择锁存电路组成，像素信号接比较器的反相输入端，斜坡信号产生电路的输出信号为斜坡信号，斜坡信号接比较器的同向输入端，比较器的输出接数字相关双采样电路；数字相关双采样电路的输出接选择和锁存电路，选择和锁存电路的输出是单斜ADC的最终输出；在数字相关双采样电路中，用加/减计数器来实现数字相关双采样，数字相关双采样电路还有一个控制信号输入端UD ;在一次完整的模数转换中需要分别对输入数字相关双采样电路的复位信号Vrst和像素信号Vsig进行转换，通过控制加/减计数器来实现复位信号Vrst和像素信号Vsig对应的数字量作差。
[0004]加/减计数器是一个10位ADC的双采样电路，由九个计数器、九个选择器和一个锁存器组成，锁存器的输入端D接时钟CLK，锁存器的时钟端CK接比较器器的输出，锁存器的输出q和qb接第一个选择器的两个输入，其中qb信号是q的反相；第一个选择器的两个输出分别接D触发器2的时钟输入端elk和clkb,其中clkb相当于elk的反相信号,计数器I的输出端q和计数器的输入端D相连接，计数器I的输出qb是q信号的反相；计数器I的输出q和qb接第二个选择器的两个输入，第二个选择器的输出分别接计数器2的两个输入端elk和clkb ；以此类推,第八个选择器的输出端接计数器8的两个输入端elk和clkb,计数器8的两个输出接第九个选择器的两个输入端，第九个选择器的两个输出接计数器9的两个输入elk和clkb ；
[0005]锁存latch的输出作为计数器的最低位data〈0>,计数器9的输出端作为最高位data<9> ;所有选择器受到加/减信号UD控制，UD为低电平时，计数器为加法模式;UD为高电平时，计数器为减法模式；此外控制信号lock，用于在非计数阶段保持计数器的结果，当lock处于高电平时，计数器会保持当前结果:lock处于低电平时，计数器转换成计数模式。
[0006]本发明具备下列技术效果:
[0007]本发明数字相关双采样能够减小比较器输出端的FPN，同时由比较器的失调和延迟引起的误差也会减小。比较器的失调A V不会发生变化，延迟At也几乎不变。前后两次计数量化结果作差，即可消除FPN。同时A V和At产生的误差会相减，总体误差减小，对比较器的失调和响应延迟的要求可以降低，从而减少了模拟电路的设计工作。
【专利附图】
【附图说明】
[0008]图1数字相关双采样ADC整体结构。
[0009]图210位ADC计数器结构。
【具体实施方式】
[0010]本发明目的在于通过在单斜ADC中加入数字相关双采样电路来消除比较器失调和有限增益产生的误差，同时也可以降低模拟电路的要求，例如速度和精度等方面。
[0011]带数字双采的单斜ADC的整体电路结构如图1所示，它由斜坡产生电路、比较器、数字相关双采样电路和选择锁存电路组成。像素信号接比较器的反相输入端，斜坡信号产生电路的输出信号为斜坡信号，斜坡信号接比较器的同向输入端。比较器的输出接数字相关双采样电路。数字相关双采样电路的输出接选择和锁存电路，选择和锁存电路的输出是单斜ADC的最终输出。在数字相关双采样电路中，用加/减计数器来实现数字相关双采样，数字相关双采样电路还有一个控制信号UD。在一次完整的模数转换中需要分别对Vrst和Vsig进行转换,通过控制加/减计数器来实现Vrst和Vsig对应的数字量作差。
[0012]加/减计数器的结构如图2所示，它是一个10位ADC的双采样电路，并由九个计数器、九个选择器和一个锁存器组成。锁存器的输入端D接时钟CLK，锁存器的时钟端CK接比较器器的输出。锁存器的输出q和qb接选择器MUXl的两个输入，其中qb信号是q的反相。MUXl的两个输出分别接D触发器2的时钟输入端elk和clkb，其中clkb相当于elk的反相信号。计数器I的输出端q和计数器的输入端D相连接，计数器I的输出qb是q信号的反相。计数器I的输出q和qb接选择器MUX2的两个输入，MUX2的输出分别接计数器2的两个输入端elk和clkb。以此类推，MUX8的输出端接计数器8的两个输入端elk和elkb，计数器8的两个输出接MUX9的两个输入端，MUX9的两个输出接计数器9的两个输入elk 和 clkb。
[0013]锁存latch的输出作为计数器的最低位data〈0>,计数器9的输出端作为最高位data〈9>。所有MUX受到加/减信号UD控制，可以改变计数器的工作模式，UD为低电平时，计数器为加法模式；UD为高电平时，计数器为减法模式。此外增加了一个控制信号lock，用于在非计数阶段保持计数器的结果。当lock处于高电平时，计数器会保持当前结果:lock处于低电平时，计数器转换成计数模式。
[0014]整体转换流程如下:计数器复位，UD置为低电平；复位信号计数阶段计数器处于加法模式，比较器输出翻转为低电平计数器停止计数，复位信号Vrst转换为数字量X ；lock处于低电平，计数器保持当前结果；UD置高电平，计数器转换为减法模式，lock置高，计数器转换为计数模式；像素信号计数阶段，计数器会自动从当前结果X开始减法计数，这样就实现了复位信号Vrst和像素信号Vsig对应的数字量作差，直至比较器输出翻转为低电平停止计数，Vsig减去Vrst的值转换为数字量q ；lock置为低电平，计数器保持当前结果，数字相关双采样阶段完成；锁存级将计数器结果q储存为qb，当选通信号置高电平时结果qb即可被读出。
[0015]对于通用的CMOS图像传感器，10位ADC的精度可以满足要求，因此采用位宽为10的数字相关双采样电路。电路中的计数器采用一种较为特殊D触发器的结构，该D触发器具有elk和clkb两个时钟输入和两个数据输出q和qb,其中clkb是elk的反相，qb是q的反相。该D触发器还有一个特殊的信号输入端口 lock,用来锁存D触发器的输出q和qb,方便数据的读出。采用这种结构的D触发器相当于把选择和锁存电路集成在相关双采样电路中，可以有效地节省电路的面积和功耗。
【权利要求】
1.一种CMOS图像传感器单斜ADC数字相关双采样电路，其特征是，由斜坡产生电路、t匕较器、数字相关双采样电路和选择锁存电路组成，像素信号接比较器的反相输入端，斜坡信号产生电路的输出信号为斜坡信号，斜坡信号接比较器的同向输入端，比较器的输出接数字相关双采样电路；数字相关双采样电路的输出接选择和锁存电路，选择和锁存电路的输出是单斜ADC的最终输出；在数字相关双采样电路中，用加/减计数器来实现数字相关双采样，数字相关双采样电路还有一个控制信号输入端UD ;在一次完整的模数转换中需要分别对输入数字相关双采样电路的复位信号Vrst和像素信号Vsig进行转换，通过控制加/减计数器来实现复位信号Vrst和像素信号Vsig对应的数字量作差。
2.如权利要求1所述的CMOS图像传感器单斜ADC数字相关双采样电路，其特征是，力口/减计数器是一个10位ADC的双采样电路，由九个计数器、九个选择器和一个锁存器组成，锁存器的输入端D接时钟CLK，锁存器的时钟端CK接比较器器的输出，锁存器的输出q和qb接第一个选择器的两个输入，其中qb信号是q的反相；第一个选择器的两个输出分别接D触发器2的时钟输入端elk和clkb，其中clkb相当于elk的反相信号，计数器I的输出端q和计数器的输入端D相连接，计数器I的输出qb是q信号的反相；计数器I的输出q和qb接第二个选择器的两个输入，第二个选择器的输出分别接计数器2的两个输入端elk和clkb ;以此类推，第八个选择器的输出端接计数器8的两个输入端elk和clkb，计数器8的两个输出接第九个选择器的两个输入端，第九个选择器的两个输出接计数器9的两个输入elk和clkb ;锁存latch的输出作为计数器的最低位data〈0>,计数器9的输出端作为最高位data〈9> ;所有选择器受到加/减信号UD控制，UD为低电平时，计数器为加法模式；UD为高电平时，计数器为减法模式；此外控制信号lock，用于在非计数阶段保持计数器的结果，当lock处于高电平时，计数器会保持当前结果:lock处于低电平时，计数器转换成计数模式。
【文档编号】H03M1/12GK103595411SQ201310480250
【公开日】2014年2月19日 申请日期:2013年10月14日 优先权日:2013年10月14日
【发明者】杨玉红, 贾文龙, 胡燕翔, 徐江涛 申请人:天津市晶奇微电子有限公司