一种多pdn型电流模rm逻辑电路的制作方法
【专利摘要】本发明公开了一种多PDN型电流模RM逻辑电路，通过电压摆幅控制电路和复合逻辑门电路组成RM逻辑电路，该RM逻辑电路实质为一种电流模电路，复合逻辑门电路中第四NMOS管、第五NMOS管和第六NMOS管组成第一下拉网络(PDN)，第九NMOS管、第十NMOS管和第十一NMOS管组成第二下拉网络(PDN)，多PDN型结构适用于实现复杂逻辑功能，由此实现多个逻辑门组成的电流模复合逻辑门电路功能；优点是在不影响电路功能的情况下，采用电流模技术能有效降低电路的功耗，本发明RM逻辑电路相对于现有电流模及传统RM逻辑电路，功耗、延时以及功耗延时积大幅度降低，经试验验证，本发明的RM逻辑电路在SMIC130nm工艺下，具有很好的低功耗效果。
【专利说明】-种多PDN型电流模RM逻辑电路
【技术领域】
[0001] 本发明涉及一种冊逻辑电路，尤其是涉及一种多PDN型电流模RM逻辑电路。
【背景技术】
[0002] 数字电路可以基于传统布尔逻辑Traditional Boolean(TB)实现，也可以基于"或 /异或""与/同或"等运算集为基础的Reed-Muller(RM)逻辑来实现。研究表明，RM逻辑 电路在实现成本、系统可测试性、电路性能改善（例如面积、速度、功耗等）等方面较TB逻 辑更具优势。随着集成电路技术的进步，如今关于RM逻辑的研究受到了越来越多的重视， 并取得了诸多研究成果，诸如基于与/或算符的逻辑函数与基于与/异或算符的逻辑函数 之间的转化、关于逻辑函数的RM展开、RM函数的极性优化、RM函数的逻辑综合理论等。但 这些研究大多局限于算法级、逻辑级等方面，在电路级、如基于电路结构的RM逻辑电路的 低漏功耗设计技术方面则缺乏研究。如今的集成电路设计更多的是依靠逻辑单元库进行设 计，然而传统逻辑单元库是面向TB逻辑的综合和优化而进行设计的，并未包含经过功耗优 化的RM逻辑标准单元，更没有RM逻辑复合门逻辑单元
[0003] 另一方面，由于最近几年，随着VLSI技术的飞速发展，便携式电子产品的功能越 来越多，但功耗也随之增大。同传统结构电路相比，电流模电路具有高速、低功耗、抗干扰能 力强等特点，特别适合在混合集成电路系统中应用，而且功率与开关频率无关，所以在高频 下使用能降低功耗。综合以上信息，对于电流模RM逻辑的研究还属于空白，从实现电路成 本、电路性能改善（例如面积、速度、功耗等）等方面考虑，电流模RM逻辑很有研究的意义。
【发明内容】
[0004] 本发明所要解决的技术问题是提供一种在保证电路性能的情况下，可以有效减小 电路延时、功耗和功耗延时积（PDP)的多PDN型电流模RM逻辑电路。
[0005] 本发明解决上述技术问题所采用的技术方案为：一种多PDN型电流模RM逻辑电 路，包括电压摆幅控制电路和复合逻辑门电路；
[0006] 所述的电压摆幅控制电路包括第一 PM0S管、第二PM0S管、第一 NM0S管、第二NM0S 管、第三NM0S管和第一运算放大器，所述的第一 PM0S管的源极、所述的第一 PM0S管的衬 底、所述的第二PM0S管的源极、所述的第二PM0S管的衬底、所述的第一 NM0S管的栅极均接 入电源，所述的第一 NM0S管的衬底、所述的第二NM0S管的衬底、所述的第三NM0S管的衬底 和所述的第三NM0S管的源极均接地，所述的第一 PM0S管的漏极、所述的第一 NM0S管的漏 极和所述的第一运算放大器的同相输入端相连接，所述的第二NM0S管的栅极和所述的第 一运算放大器的反相输入端连接且其连接端为所述的电压摆幅控制电路的第一信号输入 端，所述的第二PM0S管的漏极与所述的第二NM0S管的漏极连接，所述的第一 NM0S管的源 极、所述的第二NM0S管的源极和所述的第三NM0S管的漏极连接，所述的第三NM0S管的栅 极为所述的电压摆幅控制电路的第二信号输入端，所述的第一 PM0S管的栅极、所述的第二 PM0S管的栅极和所述的第一运算放大器的输出端连接且其连接端为所述的电压摆幅控制 电路的信号输出端；
[0007] 所述的复合逻辑门电路包括第三PM0S管、第四PM0S管、第五PM0S管、第四NM0S 管、第五NM0S管、第六NM0S管、第七NM0S管、第八NM0S管、第九NM0S管、第十NM0S管N、 第i^一 NM0S管和第十二NM0S管，所述的第三PM0S管的源极、所述的第三PM0S管的衬底、 所述的第四PM0S管的源极、所述的第四PM0S管的衬底、所述的第五PM0S管的源极、所述的 第五PM0S管的衬底均接入电源，所述的第四NM0S管的衬底、所述的第五NM0S管的衬底、所 述的第六NM0S管的衬底、所述的第七NM0S管的衬底、所述的第八NM0S管的衬底、所述的第 九NM0S管的衬底、所述的第十NM0S管的衬底、所述的第i^一 NM0S管的衬底、所述的第十二 NM0S管的衬底和所述的第十二NM0S管的源极均接地，所述的第三PM0S管的栅极、所述的第 四PM0S管的栅极和所述的第五PM0S管的栅极均与所述的电压摆幅控制电路的信号输出端 相连接，所述的第十二NM0S管的栅极与所述的电压摆幅控制电路的第二信号输入端连接， 所述的第四NM0S管的栅极和所述的第九NM0S管的栅极连接且其连接端为所述的RM逻辑 电路的第一信号输入端，接入第一输入信号，所述的第五NM0S管的栅极和所述的第十NM0S 管的栅极连接且其连接端为所述的RM逻辑电路的第二信号输入端，接入第二输入信号，所 述的第六NM0S管的栅极和所述的第十一 NM0S管的栅极连接且其连接端为所述的RM逻辑 电路的第三信号输入端，接入第三输入信号，所述的第四NM0S管的源极、所述的第五NM0S 管的源极和所述的第六NM0S管的漏极相连接，所述的第六NM0S管的源极、所述的第七NM0S 管的源极、所述的第八NM0S管的源极、所述的第九NM0S管的源极、所述的第十NM0S管N10 的源极、所述的第十一 NM0S管Nil的源极与所述的第十二NM0S管的漏极相连接，所述的第 七NM0S管的栅极、所述的第九NM0S管的漏极、所述的第十NM0S管的漏极、所述的第十一 NM0S管的漏极与所述的第五PM0S管的漏极相连接，所述的第四PM0S管的漏极和所述的 第八NM0S管的漏极连接且其连接端为所述的RM逻辑电路的第一信号输出端，所述的第三 PM0S管的漏极、所述的第四NM0S管的漏极、所述的第五NM0S管的漏极、所述的第七NM0S管 的漏极和所述的第八NM0S管的栅极连接且其连接端为所述的RM逻辑电路的第二信号输出 端。
[0008] 所述的第一 NM0S管、所述的第二NM0S管、所述的第三NM0S管、所述的第四NM0S 管、所述的第五NM0S管、所述的第六NM0S管、所述的第七NM0S管、所述的第八NM0S管、所 述的第九NM0S管、所述的第十NM0S管和所述的第i^一 NM0S管均为NM0S标准工艺下最小 沟道长度的晶体管，所述的第一 PM0S管、所述的第二PM0S管、所述的第三PM0S管、所述的 第四PM0S管和所述的第五PM0S管的宽长比〈1，所述的第三NM0S管和所述的第十二NM0S 管的宽长比大于1。
[0009] 所述的第一 PM0S管、所述的第二PM0S管、所述的第三PM0S管、所述的第四PM0S 管和所述的第五PM0S管的宽长比均为.28/. 39u，所述的第三NM0S管和所述的第十二NM0S 管的宽长比均为· 52/. 13u。
[0010] 与现有技术相比，本发明的优点在于通过电压摆幅控制电路和复合逻辑门电路组 成RM逻辑电路，该RM逻辑电路实质为一种电流模电路，复合逻辑门电路中第四NM0S管、 第五NM0S管和第六NM0S管组成第一下拉网络（PDN)，第九NM0S管、第十NM0S管和第i^一 NM0S管组成第二下拉网络（PDN)，多PDN型结构适用于实现复杂逻辑功能，由此实现多个逻 辑门组成的电流模复合逻辑门电路功能，在不影响电路功能的情况下，采用电流模技术能 有效降低电路的功耗，本发明RM逻辑电路相对于现有电流模及传统RM逻辑电路，功耗、延 时以及功耗延时积大幅度降低，经试验验证，本发明的RM逻辑电路在SMIC130nm工艺下，具 有很好的低功耗效果；
[0011] 当第一 NM0S管、第二NM0S管、第四NM0S管、第五NM0S管、第六NM0S管、第七NM0S 管、第八NM0S管、第九NM0S管、第十NM0S管和第i^一 NM0S管均为NM0S标准工艺下最小沟 道长度的晶体管，第一 PM0S管、第二PM0S管、第三PM0S管、第四PM0S管和第五PM0S管的 宽长比均小于1时，在保证延时和输出波形的情况下，可进一步降低RM逻辑电路的功耗；
[0012] 当第一 PM0S管、第二PM0S管、第三PM0S管、第四PM0S管和第五PM0S管的宽长比 均为.28/. 39u，第三NM0S管和第十二NM0S管的宽长比均为.52/. 13u时，RM逻辑电路的功 耗明显下降。
【专利附图】
【附图说明】
[0013] 图1为本发明的多PDN型电流模RM逻辑电路的原理框图；
[0014] 图2为本发明的多PDN型电流模RM逻辑电路形成或非门和异或门组成的复合门 时的电路图；
[0015] 图3为图2的符号图；
[0016] 图4为本发明的多PDN型电流模RM逻辑电路形成与非门和异或门组成的复合门 时的电路图；
[0017] 图5为图4的符号图；
[0018] 图6为基于基本型电流模结构的NOR-XOR(Basic-NX)电路单元结构图；
[0019] 图7为基于级联型电流模结构的NOR-XOR(Cascaded-NX)电路单元结构图；
[0020] 图8为基于CMOS互补逻辑结构的NOR-XOR(CCMOS-NX)电路单元结构图；
[0021] 图9为基于差分串联电压开关逻辑结构的NOR-XOR(DCVSL-NX)电路单元结构图；
[0022] 图10为基于传输管逻辑结构的NOR-XOR(CPL-NX)电路单元结构图；
[0023] 图11为基于传输门逻辑结构的NOR-XOR(TG-NX)电路单元结构图；
[0024] 图12为本发明的多PDN型电流模RM逻辑电路与现有技术的各种RM电路功耗对 比图；
[0025] 图13为本发明的多PDN型电流模RM逻辑电路与现有技术的各种RM电路延时对 比图；
[0026] 图14为本发明的多PDN型电流模RM逻辑电路与现有技术的各种RM电路功耗延 时积对比图。
【具体实施方式】
[0027] 以下结合附图实施例对本发明作进一步详细描述。
[0028] 实施例一：如图1和图2所示，一种多Η)Ν型电流模RM逻辑电路，包括电压摆幅控 制电路VSC和复合门逻辑电路，电压摆幅控制电路VSC包括第一 PM0S管P1、第二PM0S管 P2、第一 NM0S管N1、第二NM0S管N2、第三NM0S管N3和第一运算放大器F1，第一 PM0S管 P1的源极、第一 PM0S管P1的衬底、第二PM0S管P2的源极、第二PM0S管P2的衬底、第一 NM0S管N1的栅极均与电源VDD相连接，第一 NM0S管N1的衬底、第二NM0S管N2的衬底、第 三NMOS管N3的衬底和第三NMOS管N3的源极均与地Vss相连接，第一 PMOS管P1的漏极、 第一 NM0S管N1的漏极和第一运算放大器F1的同相输入端相连接，第二NM0S管N2的栅极 和第一运算放大器F1的反相输入端连接且其连接端为电压摆幅控制电路VSC的第一信号 输入端，接入第一电压信号 '，第二PM0S管P2的漏极与第二NMOS管N2的漏极相连接，第 一 NMOS管N1的源极、第二NMOS管N2的源极和第三NMOS管N3的漏极相连接，第三NMOS 管N3的栅极为电压摆幅控制电路VSC的第二信号输入端，接入第二电压信号Vrtn，第一 PMOS 管P1的栅极、第二PMOS管P2的栅极和第一运算放大器F1的输出端连接且其连接端为电 压摆幅控制电路VSC的信号输出端，输出控制电压信号Vrfp ;
[0029] 复合逻辑门电路包括第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第四NMOS 管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、 第十NM0S管N10、第^-一 NM0S管Nil和第十二NM0S管N12,第三PM0S管P3的源极、第三 PM0S管P3的衬底、第四PM0S管P4的源极、第四PM0S管P4的衬底、第五PM0S管P5的源极 和第五PM0S管P5的衬底均与电源V DD相连接，第四NM0S管Μ的衬底、第五NM0S管N5的 衬底、第六NM0S管N6的衬底、第七NM0S管N7的衬底、第八NM0S管N8的衬底、第九NM0S 管N9的衬底、第十NMOS管N10的衬底、第i^一 NM0S管Nil的衬底、第十二NM0S管N12的 衬底和第十二NM0S管N12的源极均与地Vss相连接，第三PM0S管P3的栅极、第四PM0S管 P4的栅极、第五PM0S管P5的栅极均与电压摆幅控制电路VSC的信号输出端相连接，接入 控制电压信号，第十二NM0S管N12的栅极与电压摆幅控制电路VSC的第二信号输入端 相连接，接入第二电压信号V rfn，第四NM0S管Μ的栅极和第九NM0S管N9的栅极连接且其 连接端为RM逻辑电路的第一信号输入端，接入第一输入逻辑信号A，第五NM0S管N5的栅 极和第十NM0S管N10的栅极连接且其连接端为RM逻辑电路的第二信号输入端，接入第二 输入逻辑信号B，第六NM0S管N6的栅极和第i^一 NM0S管Nil的栅极连接且其连接端为RM 逻辑电路的第三信号输入端，接入第三输入逻辑信号C，第四NM0S管Μ的源极、第五NM0S 管N5的源极均和第六NMOS管N6的漏极相连接，第六NMOS管N6的源极、第七NMOS管N7 的源极、第八NM0S管N8的源极、第九NM0S管N9的源极、第十NM0S管N10的源极、第i^一 NM0S管Nil的源极和第十二NM0S管N12的漏极相连接，第七NM0S管N7的栅极、第九NM0S 管N9的漏极、第十NMOS管N10的漏极、第i^一 NM0S管Nil的漏极和第五PM0S管P5的漏 极相连接，第四PM0S管P4的漏极和第八NM0S管N8的漏极连接且其连接端为RM逻辑电路 的第一输出端，输出第一输出逻辑信号Y，第三PM0S管P3漏极、第四NM0S管Μ的漏极、第 五NM0S管Ν5的漏极、第七NM0S管Ν7的漏极和第八NM0S管Ν8的栅极连接且其连接端为 RM逻辑电路的第二输出端，输出第二输出逻辑信号Yb。
[0030] 本实施例中，第一 NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、 第五NM0S管N5、第六NM0S管N6、第七NM0S管N7、第八NM0S管N8、第九NM0S管N9、第十 NM0S管N10和第i^一 NM0S管Nil均为NM0S标准工艺下最小沟道长度的晶体管，第一 PM0S 管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4和第五PMOS管P5的宽长比〈1，第 三NM0S管N3和第十二NM0S管N12的宽长比大于1。
[0031] 本实施例中，第一 PM0S管P1/第二PM0S管P2、第三PM0S管P3、第四PM0S管P4和 第五PM0S管P5的宽长比（W/L)为.28/. 39u，其中沟道宽度为0. 28u，沟道长度为0. 39u，第 三NM0S管N3和第十二NM0S管N12的宽长比（W/L)为.52/.13U，其中沟道宽度为0.52u， 沟道长度为0. 13u。
[0032] 本实施例的多PDN型电流模RM逻辑电路的结构框图如图1所示，第四NM0S管Μ、 第五NM0S管Ν5和第六NM0S管Ν6组成第一下拉网络TON1，第九NM0S管Ν9、第十NM0S管 N10和第^-一 NM0S管Nil组成第二下拉网络TON2,第三PM0S管P3、第四PM0S管P4和第 五PM0S管P5作为上拉电阻，第三NM0S管N3作为恒流源。第二电压信号V, fn和控制电压 信号是偏置电压，控制电压信号Vrtp使第三PM0S管P3、第四PM0S管P4和第五PM0S管 P5进入线性区，从而确定负载值，第一输入电压信号V,fn控制第三NM0S管N3恒流源电流， 第二电压信号V rfn-般通过简单电流镜的偏置实现。图1所示的多PDN型电流模RM电路 的逻辑表达式如下：
【权利要求】
1. 一种多TON型电流模RM逻辑电路，其特征在于包括电压摆幅控制电路和复合逻辑门 电路； 所述的电压摆幅控制电路包括第一 PMOS管、第二PMOS管、第一 NMOS管、第二NMOS管、 第三NMOS管和第一运算放大器，所述的第一 PMOS管的源极、所述的第一 PMOS管的衬底、所 述的第二PMOS管的源极、所述的第二PMOS管的衬底、所述的第一 NMOS管的栅极均接入电 源，所述的第一 NMOS管的衬底、所述的第二NMOS管的衬底、所述的第三NMOS管的衬底和所 述的第三NMOS管的源极均接地，所述的第一 PMOS管的漏极、所述的第一 NMOS管的漏极和 所述的第一运算放大器的同相输入端相连接，所述的第二NMOS管的栅极和所述的第一运 算放大器的反相输入端连接且其连接端为所述的电压摆幅控制电路的第一信号输入端，所 述的第二PMOS管的漏极与所述的第二NMOS管的漏极连接，所述的第一 NMOS管的源极、所 述的第二NMOS管的源极和所述的第三NMOS管的漏极连接，所述的第三NMOS管的栅极为所 述的电压摆幅控制电路的第二信号输入端，所述的第一 PMOS管的栅极、所述的第二PMOS管 的栅极和所述的第一运算放大器的输出端连接且其连接端为所述的电压摆幅控制电路的 信号输出端； 所述的复合逻辑门电路包括第三PMOS管、第四PMOS管、第五PMOS管、第四NMOS管、第 五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管N、第i^一 NMOS管和第十二NMOS管，所述的第三PMOS管的源极、所述的第三PMOS管的衬底、所述的第 四PMOS管的源极、所述的第四PMOS管的衬底、所述的第五PMOS管的源极、所述的第五PMOS 管的衬底均接入电源，所述的第四NMOS管的衬底、所述的第五NMOS管的衬底、所述的第六 NMOS管的衬底、所述的第七NMOS管的衬底、所述的第八NMOS管的衬底、所述的第九NMOS管 的衬底、所述的第十NMOS管的衬底、所述的第i^一 NMOS管的衬底、所述的第十二NMOS管的 衬底和所述的第十二NMOS管的源极均接地，所述的第三PMOS管的栅极、所述的第四PMOS 管的栅极和所述的第五PMOS管的栅极均与所述的电压摆幅控制电路的信号输出端相连 接，所述的第十二NMOS管的栅极与所述的电压摆幅控制电路的第二信号输入端连接，所述 的第四NMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的RM逻辑电路 的第一信号输入端，接入第一输入信号，所述的第五NMOS管的栅极和所述的第十NMOS管的 栅极连接且其连接端为所述的RM逻辑电路的第二信号输入端，接入第二输入信号，所述的 第六NMOS管的栅极和所述的第十一 NMOS管的栅极连接且其连接端为所述的RM逻辑电路 的第三信号输入端，接入第三输入信号，所述的第四NMOS管的源极、所述的第五NMOS管的 源极和所述的第六NMOS管的漏极相连接，所述的第六NMOS管的源极、所述的第七NMOS管 的源极、所述的第八NMOS管的源极、所述的第九NMOS管的源极、所述的第十NMOS管N10的 源极、所述的第十一 NMOS管Nil的源极与所述的第十二NMOS管的漏极相连接，所述的第七 NMOS管的栅极、所述的第九NMOS管的漏极、所述的第十NMOS管的漏极、所述的第i^一 NMOS 管的漏极与所述的第五PMOS管的漏极相连接，所述的第四PMOS管的漏极和所述的第八 NMOS管的漏极连接且其连接端为所述的RM逻辑电路的第一信号输出端，所述的第三PMOS 管的漏极、所述的第四NMOS管的漏极、所述的第五NMOS管的漏极、所述的第七NMOS管的漏 极和所述的第八NMOS管的栅极连接且其连接端为所述的RM逻辑电路的第二信号输出端。
2. 根据权利要求1所述的一种多PDN型电流模RM逻辑电路，其特征在于所述的第一 NMOS管、所述的第二NMOS管、所述的第三NMOS管、所述的第四NMOS管、所述的第五NMOS 管、所述的第六NMOS管、所述的第七NMOS管、所述的第八NMOS管、所述的第九NMOS管、所 述的第十NM0S管和所述的第i^一 NMOS管均为NMOS标准工艺下最小沟道长度的晶体管，所 述的第一 PM0S管、所述的第二PM0S管、所述的第三PM0S管、所述的第四PM0S管和所述的 第五PM0S管的宽长比〈1，所述的第三NMOS管和所述的第十二NMOS管的宽长比大于1。
3.根据权利要求2所述的一种多PDN型电流模RM逻辑电路，其特征在于所述的第 一 PM0S管、所述的第二PM0S管、所述的第三PM0S管、所述的第四PM0S管和所述的第五 PM0S管的宽长比均为.28/. 39u，所述的第三NMOS管和所述的第十二NMOS管的宽长比均 为· 52/. 13u。
【文档编号】H03K19/20GK104270145SQ201410458112
【公开日】2015年1月7日 申请日期:2014年9月10日 优先权日:2014年9月10日
【发明者】胡建平, 韩承浩 申请人:宁波大学