一种自举时钟采样开关的时钟馈通补偿电路的制作方法
【专利摘要】本实用新型提供了一种自举时钟采样开关的时钟馈通补偿电路，通过在采样输出节点加入新的伪开关，并使新的伪开关的栅极偏置在互补的栅压自举电路的时钟输出端，使得新加入的伪开关与原有的伪开关所通过Cgd耦合到Vout上所产生的误差量能够相互抵消。本实用新型提供了一种自举时钟采样开关的时钟馈通补偿电路，引入一组处于关断状态的伪开关，在采样保持阶段，互补的输入信号分别通过寄生的Cds电容耦合到Vout，由于输入信号是互补的，所以Cds产生的串扰可以相互抵消。本实用新型提供的一种自举时钟采样开关的时钟馈通补偿电路减小了时钟馈通效应对信号采样的影响，提高了采样场效应管的线性度，降低了采样电路的谐波失真度，并提高了采样速度和采样精度。
【专利说明】一种自举时钟采样开关的时钟馈通补偿电路
【技术领域】
[0001]本实用新型涉及一种电路，尤其涉及一种自举时钟采样开关的时钟馈通补偿电路。
【背景技术】
[0002]在ADC (Analog to Digital Converter,模数变换器)电路系统中，常常会用到采样保持电路(sample and hold),其作用是米集模拟输入电压在某一时刻的瞬时值,并在模数转换器进行转换期间保持输出电压不变，以供模数转换。高电平时开关闭合，输出跟随输入信号，低电平时，开关断开，保持电容保持输出电压恒定。
[0003]在实际的电路中，由于开关器件寄生电容及电荷注入效应引起的采样误差主要包括:1.寄生源漏电容引起的串扰误差2.自举时钟馈通通过栅漏寄生电容引起的串扰误差。
[0004]对于自举时钟馈通通过栅漏寄生电容引起的串扰误差，通常通过栅压自举开关来消除串扰误差，使采样开关的栅压和伪开关的栅压都由栅压自举开关提供；该方法的局限性在于:引入的伪开关在保持阶段过程中，栅压被偏置为Vin+Vdd，因为Vin是变化的，所以变化的栅压同样会通过寄生的Cgd电容耦合干扰采样值。
实用新型内容
[0005]本实用新型的主要目的在于提供一种自举时钟采样开关的时钟馈通补偿电路，能够消除自举时钟馈通通过栅漏寄生电容引起的串扰误差，保持采样值的恒定。
[0006]本实用新型的次要目的在于提供一种自举时钟采样开关的时钟馈通补偿电路，能够消除寄生源漏电容引起的串扰误差。
[0007]为了解决上述的技术问题，本实用新型提供了一种自举时钟采样开关的时钟馈通补偿电路，包括:
[0008]第一采样晶体管M1，所述第一采样晶体管Ml的栅极与第一栅压自举电路Il的时钟输出端连接，所述第一采样晶体管Ml的源极与第一差分互补信号INP连接，所述第一采样晶体管Ml的漏极第一输出端OUTP连接；
[0009]第一伪开关晶体管M2，所述第一伪开关晶体管M2的栅极与第二栅压自举电路12的时钟输出端连接；
[0010]第一保持电容Cl,所述第一保持电容Cl的一端与所述第一输出端OUTP连接；所述第一保持电容Cl的另一端与GND连接；
[0011]第二采样晶体管M3，所述第二采样晶体管M3的栅极与第三栅压自举电路13的时钟输出端连接，所述第二采样晶体管M3的源极与第二差分互补信号INN连接，所述第二采样晶体管M3漏极与第二输出端OUTN连接；
[0012]第二伪开关晶体管M4，所述第二伪开关晶体管M4的栅极与第四栅压自举电路14的时钟输出端连接；
[0013]第二保持电容C2，所述第二保持电容C2的一端与所述第一输出端OUTP连接；所述第二保持电容C2的另一端与GND连接；
[0014]所述第一栅压自举电路I1、第二栅压自举电路12的输入端分别与所述第一差分互补信号INP连接；所述第三栅压自举电路13、第四栅压自举电路14的输入端分别与所述第二差分互补信号INN连接；
[0015]所述第一栅压自举电路I1、第三栅压自举电路13的第一时钟输入端与第一互补采样时钟PHYl连接，第一栅压自举电路I1、第三栅压自举电路13的第二时钟输入端与第二互补采样时钟PHY2连接；所述第二栅压自举电路12、第四栅压自举电路14的第一时钟输入端与第二互补采样时钟PHY2连接，第二栅压自举电路12、第四栅压自举电路14的第二时钟输入端与第一互补采样时钟PHYl连接；
[0016]其特征在于:还包括第三伪开关晶体管M5和第四伪开关晶体管M6 ；
[0017]所述第三伪开关晶体管M5的源极与所述第一采样晶体管Ml的漏极、第一输出端OUTP相连，所述第三伪开关晶体管M5的栅极与所述第四栅压自举电路14的时钟输出端相连，所述第三伪开关晶体管M5的漏极与所述第一伪开关晶体管M2的源极相连；
[0018]所述第四伪开关晶体管M6的源极与所述第二采样晶体管M3的漏极、第二输出端OUTN相连，所述第四伪开关晶体管M6的栅极与所述第二栅压自举电路12的时钟输出端相连，所述第四伪开关晶体管M6的漏极与所述第二伪开关晶体管M4的源极相连；
[0019]作为优选:还包括第五伪开关晶体管M7和第六伪开关晶体管M8 ；
[0020]所述第五伪开关晶体管M7的源极与所述第二采样晶体管M2的漏极、第二输出端OUTN连接；所述第五伪开关晶体管M7的漏极与所述第一采样晶体管Ml的源极、第一差分互补输入信号INP相连；
[0021]所述第六伪开关晶体管M8的漏极与所述第一采样晶体管Ml的漏极、第一输出端OUTP连接；所述第六伪开关晶体管M8的源极与所述第二采样晶体管M3的源极、第一差分互补输入信号INP相连；
[0022]所述第五伪开关晶体管M7的栅极与所述第六伪开关晶体管M8的栅极、GND端相连。
[0023]作为优选:所述第五伪开关晶体管M7和第六伪开关晶体管M8处于一直关断的状态。
[0024]作为优选:所述采样晶体管肌、]\0，伪开关晶体管112、]\14、]\15、]\16、]\17、]\18均为NMOS
晶体管。
[0025]作为优选:所述栅压自举电路包括:
[0026]主开关M9，为pmos晶体管；所述主开关M9的漏极与时钟输出端相连；
[0027]第一副开关M10，为pmos晶体管；所述第一副开关MlO的源极与所述主开关M9的源极相连；所述第一副开关MlO的栅极与时钟输出端相连；所述第一副开关的漏极与输入信号SUP相连；
[0028]第一互补开关Mll和M12,所述Mll为nmos晶体管,所述M12为pmos晶体管；所述Ml I的漏极与所述M12的源极相连；所述Ml I的源极与所述M12的漏极相连；所述Ml I的栅极与第一互补采样时钟PHYl相连；所述M12的栅极与第二互补采样时钟PHY2相连；
[0029]第二互补开关M13和M14，所述M13为pmos晶体管，所述M14为nmos晶体管；所述M13的漏极与所述M14的源极相连；所述M13的源极与所述M14的漏极、输入信号IN相连；所述所述M13的栅极与所述M12的栅极、第二互补采样时钟PHY2相连；所述M14的栅极与第一互补采样时钟PHYl相连；
[0030]第二副开关M15，所述第二副开关M15为nmos晶体管；所述第二副开关M15的栅极与第二互补采样时钟PHY2相连，所述第二副开关的源极与GND连接；
[0031]第三副开关M16，所述第三副开关M16为nmos晶体管；所述第三副开关M16的源极与GND连接，所述第三副开关的栅极与第二互补采样时钟PHY2相连；
[0032]自举电容C3，所述自举电容C3的一端与所述第二副开关M15的漏极相连，所述自举电容C3的另一端与所述第一副开关MlO的源极相连。
[0033]作为优选，所述栅压自举电路还包括:
[0034]第一保护开关M17，所述第一保护开关M17为pmos晶体管；所述第一保护开关M17的栅极与第一互补采样时钟PHYl相连，所述第一保护开关M17的源极与输入信号SUP相连，所述第一保护开关M17的漏极与所述主开关M9的栅极相连；
[0035]第二保护开关M18，所述第二保护开关M18为nmos晶体管；所述第二保护开关M18的栅极与输入信号SUP相连，所述第二保护开关M18的漏极与所述主开关M9的漏极相连；所述第二保护开关M18的源极与所述第三副开关M16的漏极相连。
[0036]本实用新型的有益效果:
[0037]1.通过在采样输出节点再加入第三伪开关晶体管M5和第四伪开关晶体管M6，所述第三伪开关晶体管M5和第四伪开关晶体管M6的栅极分别偏置在互补的自举电路12和14的时钟输出端，故而通过Cgd耦合到输出端得误差量相互抵消，从而保持采样值恒定。
[0038]2.通过引入一组处于关断状态的第五伪开关晶体管M7和第六伪开关晶体管M8，在采样开关处于保持阶段是，互补的输入信号对各通过寄生的Cds电容耦合到采样输出端，由于输入信号为互补信号，因此其产生的串扰可以相互抵消。
【专利附图】
【附图说明】
[0039]图1为本实用新型优选实施例的电路图；
[0040]图2为本实用新型优选实施例中栅压自举电路的电路图。
【具体实施方式】
[0041]下文结合附图和实施例对本实用新型做进一步说明。
[0042]参考图1，一种自举时钟采样开关的时钟馈通补偿电路，包括:
[0043]第一采样晶体管M1，所述第一采样晶体管Ml的栅极与第一栅压自举电路Il的时钟输出端连接，所述第一采样晶体管Ml的源极与第一差分互补信号INP连接，所述第一采样晶体管Ml漏极第一输出端OUTP连接；
[0044]第一伪开关晶体管M2，所述第一伪开关晶体管M2的栅极与第二栅压自举电路12的时钟输出端连接；
[0045]第一保持电容Cl,所述第一保持电容Cl的一端与所述第一输出端OUTP连接；所述第一保持电容Cl的另一端与GND连接；
[0046]第二采样晶体管M3，所述第二采样晶体管M3的栅极与第三栅压自举电路13的时钟输出端连接，所述第二采样晶体管M3的源极与第二差分互补信号INN连接，所述第二采样晶体管M3漏极与第二输出端OUTN连接；
[0047]第二伪开关晶体管M4，所述第二伪开关晶体管M4的栅极与第四栅压自举电路14的时钟输出端连接；
[0048]第二保持电容C2，所述第二保持电容C2的一端与所述第一输出端OUTP连接；所述第二保持电容C2的另一端与GND连接；
[0049]所述第一栅压自举电路I1、第二栅压自举电路12的输入端分别与所述第一差分互补信号INP连接；所述第三栅压自举电路13、第四栅压自举电路14的输入端分别与所述第二差分互补信号INN连接；
[0050]所述第一栅压自举电路I1、第三栅压自举电路13的第一时钟输入端与第一互补采样时钟PHYl连接，第一栅压自举电路I1、第三栅压自举电路13的第二时钟输入端与第二互补采样时钟PHY2连接；所述第二栅压自举电路12、第四栅压自举电路14的第一时钟输入端与第二互补采样时钟PHY2连接，第二栅压自举电路12、第四栅压自举电路14的第二时钟输入端与第一互补采样时钟PHYl连接；
[0051]还包括第三伪开关晶体管M5和第四伪开关晶体管M6 ；
[0052]所述第三伪开关晶体管M5的源极与所述第一采样晶体管Ml的漏极、第一输出端OUTP相连，所述第三伪开关晶体管M5的栅极与所述第四栅压自举电路14的时钟输出端相连，所述第三伪开关晶体管M5的漏极与所述第一伪开关晶体管的源极相连；
[0053]所述第四伪开关晶体管M6的源极与所述第二采样晶体管M3的漏极、第二输出端OUTN相连，所述第四伪开关晶体管M6的栅极与所述第二栅压自举电路12的时钟输出端相连，所述第四伪开关晶体管M6的漏极与所述第二伪开关晶体管M4的源极相连；
[0054]在第一采样晶体管Ml从采样阶段切换到保持阶段的瞬间，由于第一采样晶体管Ml与第一伪开关晶体管M2的栅极分别偏置在输入时钟互补的栅压自举电路11、12，所以所述第一采样晶体管Ml通过寄生的Cgd电容耦合引入的误差量会被第一伪开关晶体管M2抵消。
[0055]在第二采样晶体管M3从采样阶段切换到保持阶段的瞬间，由于第二采样晶体管M3与第二伪开关晶体管M4的栅极分别偏置在输入时钟互补的栅压自举电路13、14，所以所述第二采样晶体管M3通过寄生的Cgd电容耦合引入的误差量会被第二伪开关晶体管M4抵消。
[0056]在采样保持阶段，对于第一伪开关晶体管M2，其栅压为第二栅压自举电路的时钟输出电压Vinp+Vdd，由于Vinp是变化的，所以第一伪开关晶体管M2通过寄生的Cgd电容耦合引入新的误差量；对于第三伪开关晶体管M5，其栅压为第四栅压自举电路的时钟输出电压Vinn+Vdd。由于Vinn与Vinp是互补的差分输入信号,所以第一伪开关晶体管M2和第三伪开关晶体管M5通过Cgd耦合到Vout上的误差量将互相抵消，从而保持采样值恒定。
[0057]对于第二伪开关晶体管M4，其栅压为第四栅压自举电路的时钟输出电压Vinp+Vdd,由于Vinp是变化的，所以第二伪开关晶体管M4通过寄生的Cgd电容I禹合引入新的误差量；对于第四伪开关晶体管M6，其栅压为第二栅压自举电路的时钟输出电压Vinn+Vdd。由于Vinn与Vinp是互补的差分输入信号,所以第二伪开关晶体管M4和第四伪开关晶体管M6通过Cgd耦合到Vout上的误差量将互相抵消，从而保持采样值恒定。
[0058]本实施例中，一种自举时钟采样开关的时钟馈通补偿电路还包括:[0059]一直处于断开状态的第五伪开关晶体管WJ和一直处于断开状态的第六伪开关晶体管M8 ；
[0060]所述第五伪开关晶体管M7的源极与所述第二采样晶体管M2的漏极、第二输出端OUTN连接；所述第五伪开关晶体管M7的漏极与所述第一采样晶体管Ml的源极、第一差分互补输入信号INP相连；
[0061]所述第六伪开关晶体管M8的漏极与所述第一采样晶体管Ml的漏极、第一输出端OUTP连接；所述第六伪开关晶体管M8的源极与所述第二采样晶体管M3的源极、第一差分互补输入信号INP相连；
[0062]所述第五伪开关晶体管M7的栅极与所述第六伪开关晶体管M8的栅极、GND端相连。
[0063]在采样保持阶段，Vinp和Vinn分别对第一采样晶体管Ml和第二采样晶体管M3所寄生Cds电容I禹合米样到输出端，由于Vinp和Vinn为互补信号，因此产生的串扰可以相互抵消。
[0064]上述采样晶体管肌、]\0，伪开关晶体管112、]\14、]\15、]\16、]\17、]\18均为NMOS晶体管。
[0065]参考图2，本实施例中，所述栅压自举电路包括
[0066]主开关M9，为pmos晶体管；所述主开关M9的漏极与时钟输出端相连；
[0067]第一副开关M10，为pmos晶体管；所述第一副开关MlO的源极与所述主开关M9的源极相连；所述第一副开关MlO的栅极与时钟输出端相连；所述第一副开关的漏极与输入信号SUP相连；
[0068]第一互补开关Mll和M12,所述Mll为nmos晶体管,所述M12为pmos晶体管；所述Ml I的漏极与所述M12的源极相连；所述Ml I的源极与所述M12的漏极相连；所述Ml I的栅极与第一互补采样时钟PHYl相连；所述M12的栅极与第二互补采样时钟PHY2相连；
[0069]第二互补开关M13和M14，所述M13为pmos晶体管，所述M14为nmos晶体管；所述M13的漏极与所述M14的源极相连；所述M13的源极与所述M14的漏极、输入信号IN相连；所述所述M13的栅极与所述M12的栅极、第二互补采样时钟PHY2相连；所述M14的栅极与第一互补采样时钟PHYl相连；
[0070]第二副开关M15，所述第二副开关M15为nmos晶体管；所述第二副开关M15的栅极与第二互补采样时钟PHY2相连，所述第二副开关的源极与GND连接；
[0071]第三副开关M16，所述第三副开关M16为nmos晶体管；所述第三副开关M16的源极与GND连接，所述第三副开关的栅极与第二互补采样时钟PHY2相连；
[0072]自举电容C3，所述自举电容C3的一端与所述第二副开关M15的漏极相连，所述自举电容C3的另一端与所述第一副开关MlO的源极相连。
[0073]所述栅压自举电路还包括:
[0074]第一保护开关M17，所述第一保护开关M17为pmos晶体管；所述第一保护开关M17的栅极与第一互补采样时钟PHYl相连，所述第一保护开关M17的源极与输入信号SUP相连，所述第一保护开关M17的漏极与所述主开关M9的栅极相连；
[0075]第二保护开关M18，所述第二保护开关M18为nmos晶体管；所述第二保护开关M18的栅极与输入信号SUP相连，所述第二保护开关M18的漏极与所述主开关M9的漏极相连；所述第二保护开关M18的源极与所述第三副开关M16的漏极相连。[0076]当PHYl为低电平，PHY2为高电平时，所述第二互补开关M13、M14截止断开，所述主开关M9截止断开，第一副开关M10、第二副开关M15、第三副开关M16导通，自举电容C3被预充到Vdd电平，输出时钟电平为O ;iPHYl为高电平，PHY2为低电平时，所述第二互补开关M13、M14导通，所述主开关M9导通，第一副开关M10、第二副开关M15、第三副开关M16截止断开，自举电容C3 —端接到输入端Vin，另一端接到时钟输出端，输出时钟电平为Vin+Vdd ；
[0077]以上所述，仅为本实用新型较佳实施例而已，故不能依此限定本实用新型实施的范围，即依本实用新型专利范围及说明书内容所作的等效变化与修饰，皆应仍属本实用新型涵盖的范围内。
【权利要求】
1.一种自举时钟采样开关的时钟馈通补偿电路，包括: 第一米样晶体管Ml,所述第一米样晶体管Ml的栅极与第一栅压自举电路Il的时钟输出端连接，所述第一采样晶体管Ml的源极与第一差分互补信号INP连接，所述第一采样晶体管Ml的漏极第一输出端OUTP连接； 第一伪开关晶体管M2，所述第一伪开关晶体管M2的栅极与第二栅压自举电路12的时钟输出端连接； 第一保持电容Cl,所述第一保持电容Cl的一端与所述第一输出端OUTP连接；所述第一保持电容Cl的另一端与GND连接； 第二采样晶体管M3，所述第二采样晶体管M3的栅极与第三栅压自举电路13的时钟输出端连接，所述第二 采样晶体管M3的源极与第二差分互补信号INN连接，所述第二采样晶体管M3漏极与第二输出端OUTN连接； 第二伪开关晶体管M4，所述第二伪开关晶体管M4的栅极与第四栅压自举电路14的时钟输出端连接； 第二保持电容C2，所述第二保持电容C2的一端与所述第一输出端OUTP连接；所述第二保持电容C2的另一端与GND连接； 所述第一栅压自举电路I1、第二栅压自举电路12的输入端分别与所述第一差分互补信号INP连接；所述第三栅压自举电路13、第四栅压自举电路14的输入端分别与所述第二差分互补信号INN连接； 所述第一栅压自举电路11、第三栅压自举电路13的第一时钟输入端与第一互补米样时钟PHYl连接，第一栅压自举电路11、第三栅压自举电路13的第二时钟输入端与第二互补采样时钟PHY2连接；所述第二栅压自举电路12、第四栅压自举电路14的第一时钟输入端与第二互补采样时钟PHY2连接，第二栅压自举电路12、第四栅压自举电路14的第二时钟输入端与第一互补采样时钟PHYl连接； 其特征在于:还包括第三伪开关晶体管M5和第四伪开关晶体管M6 ； 所述第三伪开关晶体管M5的源极与所述第一采样晶体管Ml的漏极、第一输出端OUTP相连，所述第三伪开关晶体管M5的栅极与所述第四栅压自举电路14的时钟输出端相连，所述第三伪开关晶体管M5的漏极与所述第一伪开关晶体管M2的源极相连； 所述第四伪开关晶体管M6的源极与所述第二采样晶体管M3的漏极、第二输出端OUTN相连，所述第四伪开关晶体管M6的栅极与所述第二栅压自举电路12的时钟输出端相连，所述第四伪开关晶体管M6的漏极与所述第二伪开关晶体管M4的源极相连。
2.根据权利要求1所述的一种自举时钟采样开关的时钟馈通补偿电路，其特征在于:还包括第五伪开关晶体管M7和第六伪开关晶体管M8 ； 所述第五伪开关晶体管M7的源极与所述第二采样晶体管M2的漏极、第二输出端OUTN连接；所述第五伪开关晶体管M7的漏极与所述第一采样晶体管Ml的源极、第一差分互补输入信号INP相连； 所述第六伪开关晶体管M8的漏极与所述第一采样晶体管Ml的漏极、第一输出端OUTP连接；所述第六伪开关晶体管M8的源极与所述第二采样晶体管M3的源极、第一差分互补输入信号INP相连； 所述第五伪开关晶体管M7的栅极与所述第六伪开关晶体管M8的栅极、GND端相连。
3.根据权利要求2所述的一种自举时钟采样开关的时钟馈通补偿电路，其特征在于:所述第五伪开关晶体管M7和第六伪开关晶体管M8处于一直关断的状态。
4.根据权利要求1所述的一种自举时钟采样开关的时钟馈通补偿电路，其特征在于:所述采样晶体管Ml、M3，伪开关晶体管M2、M4、M5、M6、M7、M8均为NMOS晶体管。
5.根据权利要求1所述的一种自举时钟采样开关的时钟馈通补偿电路，其特征在于:所述栅压自举电路包括: 主开关M9，为pmos晶体管；所述主开关M9的漏极与时钟输出端相连； 第一副开关M10，为pmos晶体管；所述第一副开关MlO的源极与所述主开关M9的源极相连；所述第一副开关MlO的栅极与时钟输出端相连 ；所述第一副开关的漏极与输入信号SUP相连； 第一互补开关MlI和M12,所述Mll为nmos晶体管,所述M12为pmos晶体管；所述MlI的漏极与所述M12的源极相连；所述Ml I的源极与所述M12的漏极相连；所述Ml I的栅极与第一互补采样时钟PHYl相连；所述M12的栅极与第二互补采样时钟PHY2相连； 第二互补开关M13和M14,所述M13为pmos晶体管,所述M14为nmos晶体管；所述M13的漏极与所述M14的源极相连；所述M13的源极与所述M14的漏极、输入信号IN相连；所述所述M13的栅极与所述M12的栅极、第二互补采样时钟PHY2相连；所述M14的栅极与第一互补采样时钟PHYl相连； 第二副开关M15，所述第二副开关M15为nmos晶体管；所述第二副开关M15的栅极与第二互补采样时钟PHY2相连，所述第二副开关的源极与GND连接； 第三副开关M16，所述第三副开关M16为nmos晶体管；所述第三副开关M16的源极与GND连接，所述第三副开关的栅极与第二互补采样时钟PHY2相连； 自举电容C3，所述自举电容C3的一端与所述第二副开关M15的漏极相连，所述自举电容C3的另一端与所述第一副开关MlO的源极相连。
6.根据权利要求5所述的一种自举时钟采样开关的时钟馈通补偿电路，其特征在于:所述栅压自举电路还包括: 第一保护开关M17，所述第一保护开关M17为pmos晶体管；所述第一保护开关M17的栅极与第一互补采样时钟PHYl相连，所述第一保护开关M17的源极与输入信号SUP相连，所述第一保护开关M17的漏极与所述主开关M9的栅极相连； 第二保护开关M18，所述第二保护开关M18为nmos晶体管；所述第二保护开关M18的栅极与输入信号SUP相连，所述第二保护开关M18的漏极与所述主开关M9的漏极相连；所述第二保护开关M18的源极与所述第三副开关M16的漏极相连。
【文档编号】H03M1/54GK203708222SQ201420024259
【公开日】2014年7月9日 申请日期:2014年1月15日 优先权日:2014年1月15日
【发明者】林少衡 申请人:厦门优迅高速芯片有限公司