D型触发器及其信号传输方法与流程

本申请涉及半导体领域，具体而言，涉及一种D型触发器及其信号传输方法。

背景技术：

如图1所示，为一条数据传输路径，数据信号D1在时钟的下降沿进入触发器DFF1，然后在时钟上升沿触发触发器DFF1，数据信号D1必须传输到触发器DFF1的输出Q1，再通过组合逻辑到达触发器DFF2，并且在下一个时钟的上升沿到来之前建立起来。在数据传输路径建立之后可以传输数据信号，因此，时钟周期必须要满足：T≥t_cq1+t_logic+t_setup2，其中t_cq1表示第一个触发器DFF1中时钟信号clk到Q1的时间，t_logic是两个触发器之间组合逻辑的传输延时，t_setup2表示第二个触发器DFF2的建立时间。

如果要进一步缩短时钟周期，提高系统频率，那么就要从上述三个方面入手，一个是加快DFF1的t_cq1，一个是缩短组合逻辑的传输延时t_logic，一个是加快DFF2的t_setup2。

目前最常用的触发器结构如图2所示，通常说的建立时间(setup time)是时钟信号到达之前，数据必须保持稳定的时间。图2中的触发器结构，建立时间为数据信号D通过反相器I2，I3，I4和传输门T1的时间，即t_setup＝t_I4+t_I2+t_I3+t_T1，为了缩短建立时间，在时钟信号CK的输入端加一级反相器(I1)来延缓时钟的到达时间。加入反相器I1之后的建立时间为t_setup＝t_I4+t_I2+t_I3+t_T1-t_I1，时钟的传输时间(t_cq)也会相应增加的延时t_I1，由于时钟的传输延时只会对下一级数据通路造成影响，所以当前数据通路的延时会得到加快。这样就可以把时间余量(slack)比较紧张的路径中的延时，挪到时间余量比较宽松的路径当中，但是并没有真正缩短时钟周期，反而由于增加了反相器增加了器件占用的面积。

针对上述的问题，目前尚未提出有效的解决方案。

技术实现要素：

本申请实施例提供了一种D型触发器及其信号传输方法，以至少解决现有技术中在缩短时钟周期的同时增加版图面积的技术问题。

根据本申请实施例的一个方面，提供了一种D型触发器，包括：延时反向单元， 连接在时钟信号输入端，所述延时反向单元的输入端用于输入时钟信号，输出端用于输出延时后的反向时钟信号；第一反相器，输入端连接数据信号的输入端；第一PMOS晶体管，源极连接高电平；第二PMOS晶体管，源极连接高电平；第一NMOS晶体管，漏极与所述第一PMOS晶体管的漏极连接于第一节点；第二NMOS晶体管，漏极与所述第二PMOS晶体管的漏极连接于第二节点，栅极与所述第一NMOS晶体管的栅极相连接并接收所述时钟信号；第三NMOS晶体管,漏极与所述第一NMOS晶体管的源极相连接，源极与第一反相器的输入端相连接；以及第四NMOS晶体管，漏极与所述第二NMOS晶体管的源极相连接，源极与所述第一反相器的输出端相连接，栅极与所述第三NMOS晶体管相连接并连接到所述延时反向单元的输出端，其中，所述第一节点与所述第二PMOS晶体管的栅极相连接，用于输出正向数据信号，所述第二节点与所述第一PMOS晶体管的栅极相连接，用于输出反的数据信号。

进一步地，所述D型触发器还包括：第二反相器,输入端连接至所述第二节点，输出端用于输出正向数据信号。

进一步地，所述D型触发器还包括：第三反相器，输出端连接于所述第二节点；第四反相器，输入端连接于所述第二节点，输出端连接于所述第三反相器的输入端。

进一步地，所述D型触发器还包括：第三反相器，输出端连接于所述第一节点；第四反相器，输入端连接于所述第一节点，输出端连接于所述第三反相器的输入端，其中，所述第一节点用于输出所述数据信号。

进一步地，所述延时反向单元的延时时间大于等于所述第一反相器和所述第四NMOS晶体管的延时总和。

进一步地，所述延时反向单元为一个或多个反相器。

进一步地，所述多个反相器首尾相连，所述多个反相器的输入端作为所述延时反向单元的输入端，所述多个反相器的输出端作为所述延时反向单元的输出端。

根据本申请实施例的另一方面，还提供了一种D型触发器的信号传输方法，所述D型触发器包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管，所述信号传输方法包括：在时钟信号为0时，控制所述第三NMOS晶体管和所述第四NMOS晶体管导通，控制所述第一NMOS晶体管和所述第二NMOS晶体管关断；在时钟信号由0变为1时，先控制所述第一NMOS晶体管和第二NMOS晶体管导通，延迟控制所述第三NMOS晶体管和所述第四NMOS晶体管关断；在所述第一NMOS晶体管和所述第二NMOS晶体管处于导通状态，且所述第三NMOS晶体管和所述第四NMOS晶体管还未关断的状态下，控制数据信号通过所述第二 NMOS晶体管和所述第四NMOS晶体管输出，其中，在所述第三NMOS晶体管和所述第四NMOS晶体管关断后，由所述第一PMOS晶体管和所述第二PMOS晶体管锁存所述数据信号。

进一步地，在时钟信号由0变为1时，先控制所述第一NMOS晶体管和第二NMOS晶体管导通，延迟控制所述第三NMOS晶体管和所述第四NMOS晶体管关断包括：所述时钟信号输入到所述第一NMOS晶体管和所述第二NMOS晶体管的栅极，以控制所述第一NMOS晶体管和所述第二NMOS晶体管导通；所述时钟信号经过延时反向单元后输入到所述第三NMOS晶体管和所述第四NMOS晶体管的栅极，以控制所述第三NMOS晶体管(M5)和所述第四NMOS晶体管延时关断。

进一步地，在所述第一NMOS晶体管和所述第二NMOS晶体管处于导通状态，且所述第三NMOS晶体管和所述第四NMOS晶体管还未关断的状态下，控制数据信号通过第二NMOS晶体管和所述第四NMOS晶体管输出之后，所述信号传输方法还包括：利用锁存器补偿所述第二NMOS晶体管和所述第四NMOS晶体管的阈值损失。

在本申请实施例中，通过正向时钟信号控制一对NMOS晶体管，反向延时的时钟信号控制另外一对NMOS晶体管，并且反向延时信号控制的一对NMOS晶体管的一个传输正向数据信号，另外一个传输反向数据信号。由于延时的存在，数据信号通过两对NMOS晶体管传输至一对PMOS晶体管，反向延时信号控制的一对晶体管分别传输正向数据信号和反向数据信号，因此，通过一对PMOS晶体管对接收到的数据信号进行锁存，弥补数据信号在传输过程中NMOS的阈值损失，保证了数据信号传输的准确性，同时，与现有技术相比减少了电子元件的设置，缩小了版图面积，进而解决了现有技术中在缩短时钟周期的同时增加版图面积的技术问题。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1是根据现有技术的一种数据传输路径的示意图；

图2是根据现有技术的一种触发器的电路图；

图3是根据本申请实施例的一种可选的D型触发器的电路图；以及

图4是根据本申请实施例一种可选的D型触发器的信号传输方法的流程图。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

图3是根据本申请实施例的一种可选的D型触发器的电路图。如图3所示，该D型触发器包括：延时反向单元In、第一反相器I4、第一PMOS晶体管M1、第二PMOS晶体管M2、第一NMOS晶体管M3、第二NMOS晶体管M4、第三NMOS晶体管M5和第四NMOS晶体管M6，其中：

延时反向单元In，连接在时钟信号输入端，延时反向单元的输入端用于输入时钟信号，输出端用于输出延时后的反向时钟信号。第一反相器I4，输入端连接数据信号的输入端。第一PMOS晶体管M1，源极连接高电平。第二PMOS晶体管M2，源极连接高电平。第一NMOS晶体管M3，漏极与第一PMOS晶体管M1的漏极连接于第一节点。第二NMOS晶体管M4，漏极与第二PMOS晶体管M2的漏极连接于第二节点，栅极与第一NMOS晶体管M3的栅极相连接并接收时钟信号。第三NMOS晶体管M5,漏极与第一NMOS晶体管M3的源极相连接，源极与第一反相器I4的输入端相连接。以及第四NMOS晶体管M6，漏极与第二NMOS晶体管M4的源极相连接，源极与第一反相器I4的输出端相连接，栅极与第三NMOS晶体管M5相连接并连接到延时反向单元In的输出端，其中，第一节点与第二PMOS晶体管M2的栅极相连接，用于输出正向数据信号，第二节点与第一PMOS晶体管M1的栅极相连接，用于输出反向数据信号。

时钟信号CK分为两路，一路直接传导至第一NMOS晶体管M3和第二NMOS晶体管M4的栅极，另外一路通过延时反向单元In的延时后传导至第三NMOS晶体管M5和第四NMOS晶体管M6的栅极。其中，直接传导至晶体管的一路时钟信号能够控制第一NMOS晶体管M3和第二NMOS晶体管M4的导通和关断，通过延时反向单元传导至晶体管的延 时时钟信号能够控制第三NMOS晶体管M5和第四NMOS晶体管M6的开启和关断。当时钟信号CK控制第一NMOS晶体管M3和第二NMOS晶体管M4关断时，延时的时钟信号CKN控制第三NMOS晶体管M5和第四NMOS晶体管M6导通；当时钟信号CK反转后，控制第一NMOS晶体管M3和第二NMOS晶体管M4立即导通，而第三NMOS晶体管M5和第四NMOS晶体管M6由于延时反向单元的延时，会导通一段时间后再关断。在第一NMOS晶体管M3和第二NMOS晶体管M4导通、且第三NMOS晶体管M5和第四NMOS晶体管M6还未关断时，数据信号D从第一NMOS晶体管M3和第三NMOS晶体管M5传输到第一节点N1，反向数据信号DN从第二NMOS晶体管M4和第四NMOS晶体管M6传输到第二节点N2。其中，第一PMOS晶体管M1的栅极输出反相的数据信号DN，第二PMOS晶体管M2的栅极输出正相的数据信号D。由于在第二NMOS晶体管M4和第四NMOS晶体管M6传输高电平时会有一个阈值损失，但是由于低电平信号通过第一NMOS晶体管M3和第三NMOS晶体管M5之后控制第二PMOS晶体管M2会开启，把电压拉伸至电源电压，从而对第二节点的数据信号进行锁存。

由于此电路的建立时间t_setup＝t₄+t_M6-t_on，其中，t4为反相器I4的延时，t_M6为第四NMOS晶体管M6的传输延时，t_on为延时反向单元的延时，且t_on的延时大于反相器I4和第四NMOS晶体管M6的延时，则电路的建立时间t_setup为负值，从而第一NMOS晶体管M3和第二NMOS晶体管M4开启后，第三NMOS晶体管M5和第四NMOS晶体管M6不会立即关断，并在关断之前传输数据信号。另外，通过第一PMOS晶体管M1、第二PMOS晶体管M2、第一NMOS晶体管M3和第二NMOS晶体管M4构成的差分结构，补偿了因为第四NMOS晶体管M6传输高电平的阈值损失，从而解决了现有技术中缩短触发器的建立时间增加版图的面积的问题，与现有技术相比明显的缩小了版图的面积。

可选地，D型触发器还包括：第二反相器I7,输入端连接至第二节点，输出端用于输出正向数据信号。数据信号D和反向数据信号DN分别从两个通路传输至第一节点和第二节点，为了从第二节点输出正向数据信号，在第二节点连接一个反相器，即第二反相器I7，将第二节点输出的反向数据信号DN转换为数据信号D。

可选地，D型触发器还包括：第三反相器I5，输出端连接于第二节点。第四反相器I6，输入端连接于第二节点，输出端连接于第三反相器的输入端。第三反相器I5和第四反相器I6首尾相连，连接在第二节点处，用于锁存第二节点处的数据。尤其是在低频时进行补偿，避免传输到第二节点的数据信号损耗或丢失。

可选地，D型触发器还包括：第三反相器I5，输出端连接于第一节点。第四反相器I6，输入端连接于第一节点，输出端连接于第三反相器I5的输入端，其中，第一节点用于输出数据信号。如果从第一节点输出数据信号，则将首尾相连的第三反相器 I5和第四反相器I6连接在第一节点处，用于锁存第一节点处的数据。尤其是在低频时进行补偿，避免传输到第一节点的数据信号损耗或丢失。

可选地，延时反向单元In为一个或多个反相器，延时反向单元In的延时时间大于等于第一反相器I4和第四NMOS晶体管M6的延时总和。多个反相器首尾相连，多个反相器的输入端作为延时反向单元In的输入端，多个反相器的输出端作为延时反向单元的输出端。时钟信号CK在通过多个反相器(图3中示出了三个反相器)构成的延时反向单元后，将时钟信号CK转换为反向的始终信号CKN，并且对时钟信号CK进行了延时，使得延时的时间大于等于第一反相器I4和第四NMOS晶体管M6的延时总和，从而保证了在控制第一NMOS晶体管M3和第二NMOS晶体管M4的时钟信号CK控制其导通时，反向的时钟信号CKN延时到达第三NMOS晶体管M5和第四NMOS晶体管M6,以在第一NMOS晶体管M3、第二NMOS晶体管M4、第三NMOS晶体管M5和第四NMOS晶体管M6均导通的情况下，传输正向数据信号和反向数据信号。

本实施例中，通过正向时钟信号控制一对NMOS晶体管，反向延时的时钟信号控制另外一对NMOS晶体管，并且反向延时信号控制的一对NMOS晶体管的一个传输正向数据信号，另外一个传输反向数据信号。由于延时的存在，数据信号通过两对NMOS晶体管传输至一对PMOS晶体管，反向延时信号控制的一对晶体管分别传输正向数据信号和反向数据信号，因此，通过一对PMOS晶体管对接收到的数据信号进行锁存，弥补数据信号在传输过程中NMOS的阈值损失，保证了数据信号传输的准确性，同时，与现有技术相比减少了电子元件的设置，缩小了版图面积。

本申请实施例还提供了一种D型触发器的信号传输方法。该D型触发器的信号传输方法通过上述的D型触发器进行信号传输，如图4所示，该D型触发器的信号传输方法包括如下步骤：

步骤S102，在时钟信号为0时，控制第三NMOS晶体管M5和第四NMOS晶体管M6导通，控制第一NMOS晶体管M3和第二NMOS晶体管M4关断。

步骤S104，在时钟信号由0变为1时，先控制第一NMOS晶体管M3和第二NMOS晶体管M4导通，延迟控制第三NMOS晶体管M5和第四NMOS晶体管M6关断。

步骤S106，在第一NMOS晶体管M3和第二NMOS晶体管M4处于导通状态，且第三NMOS晶体管M5和第四NMOS晶体管M6还未关断的状态下，控制数据信号通过第二NMOS晶体管M4和第四NMOS晶体管M6输出，其中，在第三NMOS晶体管M5和第四NMOS晶体管M6关断后，由第一PMOS晶体管M1和第二PMOS晶体管M2锁存数据信号。

可选地，在时钟信号由0变为1时，先控制第一NMOS晶体管M3和第二NMOS晶体 管M4导通，延迟控制第三NMOS晶体管M5和第四NMOS晶体管M6关断包括：时钟信号输入到第一NMOS晶体管M3和第二NMOS晶体管M4的栅极，以控制第一NMOS晶体管M3和第二NMOS晶体管M4导通。时钟信号经过延时反向单元后输入到第三NMOS晶体管M5和第四NMOS晶体管M6的栅极，以控制第三NMOS晶体管M5和第四NMOS晶体管M6延时关断。

以下参考图3，并以时钟信号从0→1，数据信号D 0为例对本实施例进行说明。

时钟信号CK连接到第一NMOS晶体管M3，第二NMOS晶体管M4两个NMOS管的栅端，并且通过反相器I1，I2，I3连接M5，M6两个NMOS管的栅端。

当数据信号D为0，时钟信号CK为0时，第一NMOS晶体管M3，第二NMOS晶体管M4关断，第三NMOS晶体管M5，第四NMOS晶体管M6开启，其中第三NMOS晶体管M5传输0,第四NMOS晶体管M6传输1，由于是NMOS管，M6传输高电平会有一个阈值损失。

当时钟信号CK由0翻转为1时，第一NMOS晶体管M3，第二NMOS晶体管M4立即导通，而第三NMOS晶体管M5，第四NMOS晶体管M6由于反相器I1，I2，I3的传输延时，仍然会有一段开启的时间ton＝t1+t2+t3，其中t1,t2,t3分别对应反相器I1，I2，I3的传输延时。此时数据信号D和通过I4后的反向数据信号DN分别通过第一NMOS晶体管M3、第三NMOS晶体管M5和第二NMOS晶体管M4、第四NMOS晶体管M6传输到第二PMOS晶体管M2和第一PMOS晶体管M1的栅端。第二NMOS晶体管M4、第四NMOS晶体管M6在传输高电平会有一个阈值损失，但是由于数据信号D为0，通过第一NMOS晶体管M3，第三NMOS晶体管M5之后控制第二PMOS晶体管M2开启，会把电压拉伸至电源电压。当数据信号D为1时，反向数据信号DN为0直接通过第二NMOS晶体管M4，第四NMOS晶体管M6传输到第一PMOS晶体管M1的栅端，然后通过反相器I7传输到Q。

此电路结构的建立时间tsetup＝t4+tM6-ton，其中t4表示反相器I4的延时，tM6表示作为传输门的第四NMOS晶体管M6的传输延时，当时钟信号CK从0→1时，此上升沿通过I1，I2，I3转换成从1→0的下降沿，这个下降沿，也是M5，M6的关断信号，只要在这个关断信号到达之前，数据信号D可以通过反相器I4和第四NMOS晶体管M6，则能够成功建立连接。由于反相器I1，I2，I3的延时之和ton,明显大于反相器I4和第四NMOS晶体管M6的延时，所以tsetup是一个负值，其意义在于，翻转后的时钟信号CK到达第一NMOS晶体管M3和第二NMOS晶体管M4之后，数据信号D仍然可以传输。

可选地，在第一NMOS晶体管M3和第二NMOS晶体管M4处于导通状态，且第三NMOS晶体管M5和第四NMOS晶体管M6还未关断的状态下，控制数据信号通过第二NMOS晶 体管M4和第四NMOS晶体管M6输出之后，信号传输方法还包括：利用锁存器补偿第二NMOS晶体管M4和第四NMOS晶体管M6的阈值损失。通过第一PMOS晶体管M1和第二PMOS晶体管M2锁存第一节点和第二节点的数据信号，以补偿第二NMOS晶体管M4和第四NMOS晶体管M6的阈值损失。同时，利用反相器I5和反相器I6锁存第二节点的数据，以保证在低频率时钟信号时传输至第二节点的数据信号能够被正确锁存和输出。

本实施例中，通过正向时钟信号控制一对NMOS晶体管，反向延时的时钟信号控制另外一对NMOS晶体管，并且反向延时信号控制的一对NMOS晶体管的一个传输正向数据信号，另外一个传输反向数据信号。由于延时的存在，数据信号通过两对NMOS晶体管传输至一对PMOS晶体管，反向延时信号控制的一对晶体管分别传输正向数据信号和反向数据信号，因此，通过一对PMOS晶体管对接收到的数据信号进行锁存，弥补数据信号在传输过程中NMOS的阈值损失，保证了数据信号传输的准确性，同时，与现有技术相比减少了电子元件的设置，缩小了版图面积。

本申请的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上所述仅是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。