基于重定时的固定系数有限冲击响应滤波器结构的制作方法

本发明涉及通信及VLSI数字信号处理领域，尤其涉及一种基于重定时的固定系数有限冲击响应滤波器结构。

背景技术：

有限冲击响应(FIR)滤波器是一种单位冲击响应h(n)只在有限个n值处不为零的数字滤波器。FIR滤波器是数字信号处理电路中一个最为关键基本的单元之一，其优点是能在保证幅频特性的同时具有严格的线性相频特性和绝对的稳定性。因此FIR滤波器在通信，图像、视频、音频处理等数字信号处理系统中都有着广泛的应用。FIR滤波器的缺点是其电路实现的复杂度要明显高于与之对应的无限冲击响应(IIR)滤波器。因此，在高性能专用集成电路(ASIC)数字信号处理系统设计中，低复杂度、高性能FIR滤波器电路的设计扮演着十分关键的角色。相对于直接型(direct form)滤波器结构，转置直接型(transposed direct form)滤波器结构由于天然的流水线结构而被广泛应用于高性能FIR滤波器电路设计中。一个典型的转置直接型FIR滤波器由一个多常系数乘法单元和一个乘积累加单元组成。多常系数乘法单元完成输入信号与滤波器系数的乘法操作，乘积累加单元完成乘积的延时与累加。在系数固定的FIR滤波器电路设计中，多常系数乘法单元中的乘法可以由一组移位-加操作来实现。同时单元中的各个乘法之间可以共享移位-加操作。通过使用移位-加来实现乘法，以及移位-加操作的共享，FIR滤波器电路在硬件复杂度得到大幅度的降低的同时运算速度得到提升。当多常系数乘法单元的性能得到提升时，乘积累加单元成为了进一步提升滤波器性能的瓶颈。因此乘积累加单元的优化成为了低复杂度、高性能滤波器设计的关键。

文献[1](R.Jain,P.Young,and T.Yoshino,“Firgen:A computeraided system for high performance FIR filter integrated circuits,”IEEE Trans.Signal Processing,vol.39,pp.1655–1668,Jul.1991)提出了一种基于进位保留加法器(carry-save adder)的FIR滤波器结构。在该结构中，所有的移位-加操作和累加操作都通过进位保留加法器来实现。由于进位保留加法器中的进位不需要直接传输至高位的全加器，其进位传输延时可以被消除。所以整个进位保留加法器的延时仅仅为与其级数相同个数的全加器延时之和。然而，由于采用了每个乘法单独的移位-加实现，该结构的多常系数乘法单元的硬件复杂度大大增加。同时由于进位保留加法器的有进位与和两个输出，乘积累加单元需要与之对应的两个寄存器。因而该结构的整体硬件复杂度往往较高。

文献[2](M.Faust and C.H.Chang,“Optimization of structural adders in fixed coefficient transposed direct form FIR filters,”in Proc.IEEE Int.Symp.on Circuits Syst.,Taipei,May 2009,pp.2185–2188)提出了一种基于累加单元加法器分割的FIR滤波器结构。该结构的核心是将字长较长的累加和分割成两个字长较短的子累加和，从而来减少累加单元所需的寄存器的个数。同时由于累加和的分割，其所需表示的动态范围减少，从而进一步降低了所对应的硬件加法器的宽度。由于整体的累加单元加法器宽度的减少，整个乘积累加单元的硬件复杂度得到了降低。但是该结构需要在滤波器的最后一阶增加一个额外加法器来完成两个子累加和的相加。由于最终的滤波结果需要涵盖整个滤波器的动态范围，额外加法器的字长和延时往往较长，从而增加了整个滤波器电路的运算时间。

文献[3](M.Faust,M.Kumm,C.H.Chang,and P.Zipf,“Efficient structural adder pipelining in transposed form FIR filters,”in Proc.IEEE Int.Conf.Digital Signal Processing,Singapore,Jul.2015,pp.740–743)提出了一种基于累加结果半冗余表示的FIR滤波器结构。在该结构中，字长较长的累加单元加法器被分割成几个字长较短的子加法器，每个子加法器用涟波进位加法器实现。每个子加法器的进位输出通过进位保留的形式直接传递到滤波器的下一阶，从而有效的减少了进位在整个加法器内的传递。当每个子加法器的位宽减小到1时，整个累加加法器退化为进位保留加法器。该结构可以有效的减少累加单元的运算时间。然而该结构仅仅优化了累加单元的延时，而整个滤波器的关键路径可以从多常系数乘法单元到累加单元的延时路径中产生。因此整个滤波器的延时并没有得到显著的提升。

技术实现要素：

本发明的主要目的在于提出一种基于重定时的固定系数FIR滤波器结构，在保证低硬件复杂的前提下有效减小关键路径的长度，提高滤波器的整体性能。

为实现上述目的，本发明提供的一种基于重定时的有限冲击响应滤波器结构，包括乘积累加单元，所述乘积累加单元完成乘积的延时与累加；所述乘积累加单元由一个加法器分割为两个子加法器，且所述分割后的两个子加法器进行寄存器重定时。

其中，还包括多常系数乘法单元，用于完成输入信号与滤波器系数的乘法操作。

其中，所述分割后的两个子加法器由一个1位的进位信号相连。

其中，所述两个子加法器的分割点z_i满足以下条件：

$Z_i={\arg }_{z_i}\min \left(\max (T1,T2,T3)\right)$

其中，T1为加法器分割后高位部分的延时路径，T2为多常系数乘法单元到乘积累加单元的高位部分的延时路径，T3为多常系数乘法单元到乘积累加单元的低位部分的延时路径。

其中，所述重定时是以加法器分割后的其中一部分为割集进行的割集重定时，即将割集输出端的寄存器移动到割集的三个输入端。

其中，所述多常系数乘法单元中的乘法由一组移位-加操作来实现，同时所述多常系数乘法单元中的各个乘法之间共享移位-加操作。

本发明有着以下有益的效果：

本发明所提出的FIR滤波器结构通过对多常系数乘法单元加法器与累加单元加法器的合理分割与重定时，大大减少了整个FIR滤波器电路的关键路径延时，从而提高了整个FIR滤波器电路的性能。同时，由于本文所提出的FIR滤波器结构在进行加法器分割与重定时时最大限度的降低了所引入的额外寄存器的数目，所以该结构在提高滤波器电路性能的同时保证了整个电路的低硬件复杂度。该结构较低的硬件复杂度可以保证较低的静态功耗，尤其是在纳米级的集成电路制造工艺下，静态功耗的降低将十分有益于电路总功耗的降低。

附图说明

图1为未经分割的累加单元加法器以及经过分割后所得到的累加单元加法器结构示意图；

图2为累加单元经过加法器分割后得到的滤波器结构、以及进行寄存器重定时后得到的滤波器结构示意图；

图3为经过累加加法器分割与重定时后，滤波器的潜在关键路径示意图；

图4为累加加法器分割点与延时的关系示意图；

图5为多常系数乘法单元与累加加法器整合分割与重定时示意图；

图6为乘法单元加法器与累加加法器整合分割重定时后滤波器结构示意图；

图7为本发明结构与其他结构对应电路的关键路径延时比较结果示意图；

图8为本发明结构与其他结构对应电路的面积的比较结果示意图；

图9为本发明结构与其他结构在相同延时约束下面积比较结果示意图；

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

本发明中，我们提出了一种新型的基于重定时的FIR滤波器结构。该滤波器结构可以在保证低硬件复杂的的前提下有效减小关键路径的长度，从而提高滤波器的整体性能。该结构具有高性能、低硬件复杂度、实现简单的特点，可广泛应用于对性能要求高的专用数字信号处理集成电路中。

本发明的所提出的滤波器结构可以通过两个步骤：(1)累加单元加法器的分割；(2)分割后子加法器重定时；从转置直接型FIR滤波器得到。累加单元加法器的分割如图1所示，其中(a)部分是一个未经分割的累加单元加法器，(b)部分是(a)部分经过分割后所得到的累加单元加法器结构。从图1(b)中可以看出，经过分割后的两个子加法器由一个1位的进位信号相连，而加法器的分割点，记为zi，是优化整个滤波器电路延时的关键，将在下文中单独介绍。经过累加单元加法器分割与重定时之后的滤波器结构如图2所示，其中(a)部分是累加单元经过加法器分割后得到的滤波器结构，(b)部分是在(a)结构的基础上进行寄存器重定时后得到的滤波器结构。从图2(a)可以看到，重定时是以加法器分割后的其中一部分为割集(图中虚线椭圆)进行的割集重定时，即将割集输出端的寄存器移动到割集的三个输入端。由于割集重定时并不影响电路的功能，因此经过加法器分割和割集重定时后的滤波器结构的功能可以得到保证。由于重定时之后加法器的两部分间有寄存器隔开，延时路径将在寄存器处被终止。同时由于累加加法器的高位部分输入端存在寄存器，从多常系数乘法单元到累加加法器高位部分的延时路径也将被终止，从而使得滤波器整体的延时路径得到减小。

在本发明的FIR滤波器结构中，累加加法器的分割点zi，的选取对于滤波器整体延时的优化有这十分重要的影响。经过累加加法器分割与重定时之后，滤波器的潜在关键路径如图3所示，其中路径1(Path-1)是累加加法器分割后高位部分的延时路径，记为T1，路径2(Path-2)是多常系数乘法单元到累加加法器高位部分的延时路径，记为T2，路径3(Path-3)是多常系数乘法单元到累加加法器低位部分的延时路径，记为T3.不同的累加加法器分割点的选择会导致以上三条潜在关键路径长度的不同。图4显示了对于一个滤波器，每一阶的延时与zi的关系。所以累加加法器的分割点zi，应该被选在一个点，使得上述三条潜在的关键路径T1，T2，和T3中的最大值达到最小，即：

$Z_i={\arg }_{z_i}\min \left(\max (T1,T2,T3)\right)$

除了本身的分割与重定时，累加加法器还可以与多常系数乘法单元中的加法器一起进行分割与重定时。如图5所示，(a)部分是多常系数乘法单元中的最后一级加法器与累加加法器，(b)部分是将(a)部分中的两个加法器作为一个整体进行分割与重定时之后所得到的加法器结构。从图5中可以看出，两个加法器中的延时路径都将在分割出被终止。经过多常系数乘法单元与累加加法器整体分割与重定时后所得的FIR滤波器结构如图6所示。

本发明实施例所提出的FIR滤波器结构通过对多常系数乘法单元加法器与累加单元加法器的合理分割与重定时，大大减少了整个FIR滤波器电路的关键路径延时，从而提高了整个FIR滤波器电路的性能。同时，由于本发明所提出的FIR滤波器结构在进行加法器分割与重定时时最大限度的降低了所引入的额外寄存器的数目，所以该结构在提高滤波器电路性能的同时保证了整个电路的低硬件复杂度。该结构较低的硬件复杂度可以保证较低的静态功耗，尤其是在纳米级的集成电路制造工艺下，静态功耗的降低将十分有益于电路总功耗的降低。

为了验证本发明所提出的FIR滤波器结构的优越性，本发明使用了6个常用的基准滤波器进行试验方针验证。我们使用Verilog HDL语言对不同的滤波器结构进行描述，同时基于STM公司65nmCMOS集成电路制造工艺，使用Synopsis公司的Design Complier综合工具对电路进行综合，进而得到不同滤波器结构对应电路的关键路径延时、面积以及功耗的方针结果。图7给出了不同滤波器结构对应电路的关键路径延时的比较。从图7可以看出，本文所提出的滤波器结构在关键路径延时上明显小于其他的现有结构，相较于文献[1][3]的结构，本文所提出的结构在电路关键路径上可相应的减少10.3％和27.1％。图8给出了不同滤波器结构对应的电路面积的比较。从图中可以看出，本文所提出的滤波器结构对应的电路面积，稍稍大于不经任何优化的传统的结构，但是明显小于其他的经过不同程度优化的滤波器结构。从图7和图8中可以看出，本文所提出的滤波器结构在大幅度提高电路性能的同时又很好的保证了电路的低复杂度。图9展示了在相同的延时约束下，不同结构的滤波器对应的电路面积的比较。从图9中可以看出，在相同的延时约束下，本文所提出的滤波器结构能得到面积更小的电路。相较于文献[1][3]的结构，本发明提出的结构在面积上能相应的减少16.1％和22.3％。

以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。