一种占空比校正装置及方法与流程

本发明涉及延迟锁相环的技术领域，特别是一种占空比校正装置及方法。

背景技术：

延迟锁相环(Delay—locked Loop，DLL)技术是在PLL技术上改进得到的，被广泛应用于时序领域中。在本领域中，现有的占空比校正方法是先检测出信号当前的占空比，再通过修改上升沿下降沿的延迟来修正。现有方法是可以通过配置不同的值来得到想要的任何的占空比，但此方法的缺点是必须要增加检测电路，并且一般需要取足够多的样本结果才会比较准确。

技术实现要素：

本发明的目的是为了解决现有技术存在的上述不足，提供一种占空比校正装置及方法，实现简化占空比校正装置的结构，减小误差以及降低功耗的装置及方法。

为实现上述目的，第一方面，本发明提供了一种占空比校正装置及方法，该装置包括：

延迟模块，用于延迟输入时钟信号，产生多个延迟时钟信号；

第一复选器，用于在所述多个延迟时钟信号中选出第一相位时钟信号；

第二复选器，用于在所述多个延迟时钟信号中选出第二相位时钟信号；

占空比校正电路，用于接收第一相位时钟信号和第二相位时钟信号，将第一相位时钟信号和第二相位时钟信号校正为输出时钟信号。

优选地，第一相位时钟信号与第二相位时钟信号频率相同，并且延迟时间相差半个周期。

优选地，占空比校正电路用第一相位时钟信号的上升沿作为输出时钟信 号的上升沿；用第二相位时钟信号的上升沿作为输出时钟信号的下降沿。

优选地，延迟模块包括：多个串联耦接的延迟单元。

优选地，多个串联耦接的延迟单元的第n节点处产生第n延迟时钟信号，其中，第n-1延迟时钟信号与第n延迟时钟信号的频率相同，延迟时间相差N分之一周期，N为2的幂次方。

优选地，延迟单元包括：多级数字延迟单元。

优选地，延迟单元还包括：压控延迟线。

第二方面，一种占空比校正方法，该方法包括：

基于输入时钟信号，得到多个延迟时钟信号；

根据多个延迟时钟信号，选出第一相位时钟信号以及第二相位时钟信号；

通过占空比校正，将第一相位时钟信号和第二相位时钟信号校正为输出时钟信号。

优选地，通过占空比校正电路将第一相位时钟信号和第二相位时钟信号校正为输出时钟信号的步骤还包括：

用第一相位时钟信号的上升沿作为输出时钟信号的上升沿；

用第二相位时钟信号的上升沿作为输出时钟信号的下降沿。

本发明提供的一种占空比校正装置及方法，利用延迟模块产生多个延迟时钟信号，通过把需要的相位时钟延迟，再与原来的时钟相结合的方法，从而得到占空比接近50％的相位时钟。有效的简化了占空比校正装置的结构，从而达到减小误差、降低功耗和即时可靠等优点。

附图说明

图1为本发明实施例提供的一种占空比校正装置的结构示意图；

图2为本发明实施例提供的另一种占空比校正装置的结构示意图；

图3为本发明实施例提供的一种占空比校正的方法流程图；

图4为本发明实施例提供的占空比校正电路的原理示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为便于对本发明实施例的理解，下面将结合附图以具体实施例做进一步的解释说明，实施例并不构成对本发明实施例的限定。

图1为本发明实施例提供的一种占空比校正装置的结构示意图，如图1所示，该装置包括：

延迟模块101，用于延迟输入时钟信号，产生多个延迟时钟信号；

第一复选器102，用于在所述多个延迟时钟信号中选出第一相位时钟信号；

第二复选器103，用于在所述多个延迟时钟信号中选出第二相位时钟信号；

占空比校正电路104，用于接收第一相位时钟信号和第二相位时钟信号，将第一相位时钟信号和第二相位时钟信号校正为输出时钟信号。

具体地，第一相位时钟信号与第二相位时钟信号频率相同，并且延迟时间相差半个周期。

具体地，占空比校正电路104用第一相位时钟信号的上升沿作为输出时钟信号的上升沿；用第二相位时钟信号的上升沿作为输出时钟信号的下降沿。

具体地，延迟模块101包括：多个串联耦接的延迟单元。

具体地，多个串联耦接的延迟单元的第n节点处产生第n延迟时钟信号，其中，第n-1延迟时钟信号与第n延迟时钟信号的频率相同，延迟时间相差N分之一周期，N为2的幂次方。

具体地，延迟单元包括：多级数字延迟单元。

具体地，延迟单元还包括：压控延迟线。

需要说明的是，本发明不仅适用于数字延迟锁相环电路，同样适用于模拟延迟锁相环电路。当适用于数字延迟锁相环电路时，延迟单元为多级数字延迟单元；当适用于模拟延迟锁相环电路时，延迟单元为压控延迟线。

图2为本发明实施例提供的另一种占空比校正装置的结构示意图，如图2所示，在本例中，以一个延迟锁相环需要输出时钟选择4个相位为例进行说明。

一个延迟锁相环需要输出时钟选择4个相位，那么该延迟锁相环需要至少4级延迟单元，用第4级延迟单元204的输出时钟CKDL3作为反馈时钟控制延迟锁相环锁定。当延迟锁相环锁定后，每一级延迟单元带来的延迟时间都是四分之一周期Tp/4，即，每两级延迟单元会带来半个周期的延迟。

第一复选器102选出需要的第一相位时钟信号CKR，第二个复选器103选出与第一相位时钟信号CKR相差半个周期的输出第二相位时钟信号CKF，第一相位时钟信号CKR和第二相位时钟信号CKF频率相同，延迟时间相差半个周期Tp/2。第一相位时钟信号CKR和第二相位时钟信号CKF被占空比校正电路104接收，并校正。占空比校正电路104通过D触发器用第一相位时钟信号CKR的上升沿作为输出时钟信号CKOUT的上升沿，用CKF的上升沿作为输出时钟信号CKOUT的下降沿(如图4所示)，此时，占空比校正到接近50％。

图3为本发明实施例提供的一种占空比校正的方法流程图，如图3所示，该方法的步骤为：

基于输入时钟信号，得到多个延迟时钟信号；

根据多个延迟时钟信号，选出第一相位时钟信号以及第二相位时钟信号；

通过占空比校正，将第一相位时钟信号和第二相位时钟信号校正为输出时钟信号。

具体地，通过占空比校正电路将第一相位时钟信号和第二相位时钟信号 校正为输出时钟信号的步骤还包括：

用第一相位时钟信号的上升沿作为输出时钟信号的上升沿；

用第二相位时钟信号的上升沿作为输出时钟信号的下降沿。

本发明提供的一种占空比校正装置及方法，利用延迟模块产生多个延迟时钟信号，通过把需要的相位时钟延迟，再与原来的时钟相结合的方法，从而得到占空比接近50％的相位时钟。本发明有效的简化了占空比校正装置的结构，从而达到减小误差、降低功耗、即时可靠等优点。

专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。