降低功放记忆效应的电路、功放输出电路及功放的制作方法

本发明涉及通信技术领域，尤其涉及一种降低功放记忆效应的电路、功放输出电路及功放。

背景技术：

在无线通信设备中，作为核心部件的射频功率放大器(以下简称功放)尤为重要。在功放的实际应用中，功放的记忆效应是影响功放性能的一个重要因素，而功放的记忆效应又是与功放的视频带宽(英文：video bandwidth，缩写：VBW)息息相关的，例如当需要功放输出的射频信号的瞬时带宽比较宽时，通常需要通过提升VBW来降低功放的记忆效应。从频域角度，功放的记忆效应被定义为功放的幅度和相位特性随着输入信号包络频率的变化而变化的现象。功放的记忆效应通常分为两类，一类是电记忆效应，与功放的器件和电路设计有关；另一类是热记忆效应，因电热耦合引起，与功放的器件有关。由于功放的热记忆效应在功放的器件出厂前已经经过器件厂商的优化，因此在实际设计功放电路时所优化的记忆效应通常是指功放的电记忆效应，例如可以通过改进功放的电路设计减小功放的电记忆效应。

目前，一种降低功放记忆效应的电路结构如图1所示，在图1中，通过在功放输出电路中，为功放匹配子电路设置馈电电路，可以降低功放输出电路的包络阻抗，即降低功放的包络阻抗，从而可以提升功放的VBW，降低功放的记忆效应。其中，功放的包络阻抗的变化或其大小在可接受范围内时，对应的功放的带宽称为VBW。在图1中，为了保证在降低功放记忆效应的同时，对功放的基波阻抗基本没有影响(即馈电电路的基波阻抗等效为开路)，通常会将微带线1的长度设置为0.25*λg0，其中，λg0为功放的中心频率的波导波长；根据电路理论，由于微带线的长度为0.25*λg0会导致基波阻抗具有变换性，因此需要将A点设置为短路状态 (也可以理解为电容C对基波阻抗呈短路状态)，这样B点会变换为开路状态，从而基本不会影响基波阻抗。

然而，上述如图1所示的电路结构，虽然可以降低功放的记忆效应，同时保证功放的基波阻抗基本不受影响，但是对于谐波阻抗，例如二次谐波阻抗，微带线1的长度为0.5*λg1，其中，λg1＝0.5*λg0；根据电路理论，由于微带线的长度为0.5*λg1会导致谐波阻抗具有周期性，因此当A点为短路状态时，B点仍然为短路状态。所以该电路无法对功放的谐波阻抗进行控制，从而无法使得功放的谐波阻抗处于最优范围。

技术实现要素：

本发明的实施例提供一种降低功放记忆效应的电路、功放输出电路及功放，能够在降低功放记忆效应的同时，控制功放的谐波阻抗处于最优范围。

为达到上述目的，本发明的实施例采用如下技术方案：

第一方面，本发明实施例提供一种降低功放记忆效应的电路，该电路应用于功放，该电路包括第一微带线、第二微带线、第一电容以及第二电容；其中，第一微带线的一端与第二微带线的一端连接，第一电容的一端与第一微带线的一端连接，第一电容的另一端接地，第二电容的一端与第二微带线的另一端连接，第二电容的另一端接地，第一电容对功放的基波阻抗和功放的包络阻抗呈开路状态，第二电容对功放的包络阻抗呈短路状态。

本发明实施例中，通过在功放中增加降低功放记忆效应的电路，可以在降低功放记忆效应的同时，控制功放的谐波阻抗处于最优范围。具体的，一方面，由于降低功放记忆效应的电路中的第一电容对功放的基波阻抗和功放的包络阻抗均呈开路状态，因此可以通过调整第一微带线和第一电容控制功放的谐波阻抗，从而使得功放的谐波阻抗处于最优范围；另一方面，由于降低功放记忆效应的电路中的第二电容对功放的包络阻抗呈短路状态，因此可以通过调整第一微带线、第二微带线和第二电容控制功放的包络阻抗降低，从而提升功放的VBW，降低功放的记忆效应。因此，本发明实施例提供的降低功放记忆效应的电路能够在降低功放记忆效应的同 时，控制功放的谐波阻抗处于最优范围。

进一步地，第二电容还可以对功放的基波阻抗呈近似短路状态，即保证功放的基波阻抗不会受到太大影响。具体的，第二电容对功放的基波阻抗呈近似短路状态可以理解为：第二电容使得功放的基波阻抗的虚部接近于0，而功放的基波阻抗的实部不接近于0。

本发明实施例中，功放的基波阻抗为功放在基波信号的频段内的阻抗；功放的包络阻抗为功放在包络信号的频段内的阻抗；功放的谐波阻抗为功放在谐波信号的频段内的阻抗。

本发明实施例中，开路状态是指电容等效阻抗的模值约等于无穷大；短路状态是指电容等效阻抗的模值约等于零。

例如，当电容等效阻抗的模值小于等于50欧姆时，可以认为电容呈短路状态；当电容等效阻抗的模值大于50欧姆时，可以认为电容呈开路状态。

可选的，上述第一电容的取值范围可以为1.76/F1皮法～6.6/F1皮法，其中，F1为功放的中心频率的n倍，F1的单位为吉赫兹(GHz)，n为大于等于2的整数。例如，当n＝2时，F1为功放的中心频率的2倍，表示二次谐波信号的频率，即本发明中需控制的谐波阻抗为二次谐波阻抗；当n＝3时，F1为功放的中心频率的3倍，表示三次谐波信号的频率，即本发明中需控制的谐波阻抗为三次谐波阻抗。

优选的，第一电容的取值范围为2.2/F1皮法～5.28/F1皮法。

更优的，第一电容的取值为3.52/F1皮法。

例如，当功放的可用工作频段为1.8GHz～2.7GHz时，按照上述方法确定的第一电容的优选取值范围可以为0.5pF～1.2pF。更优的，第一电容的取值可以为0.8pF。

可选的，第二微带线的长度为100/f0～400/f0密耳，f0为功放的中心频率，f0的单位为GHz。

优选的，第二微带线的长度为125/f0～320/f0密耳。

更优的，第二微带线的长度为200/f0密耳。

例如，当功放的可用工作频段为1.8GHz～2.7GHz时，第二微带线的长度约为91.7mil。

本发明实施例中，第一电容和第二微带线按照上述范围取值，可以控制功放的谐波阻抗处于最优范围内，该谐波阻抗可以为二次谐波阻抗或者三次谐波阻抗等。

可选的，上述第二电容的取值可以为4.7μF。示例性的，当第二电容的取值为4.7μF时，可以使得可用工作频段为1.8GHz～2.7GHz的功放的包络阻抗非常小，例如可以接近于0欧姆，从而可以提升功放的VBW，降低功放的记忆效应。

可选的，在实际设计中，在第一电容和第二电容的取值的基础上，还可以适应性地调整第一微带线的长度和宽度以及第二微带线的长度和宽度，从而更加准确地控制降低功放记忆效应的电路能够在降低功放记忆效应的同时，使得功放的谐波阻抗处于最优范围。

可选的，本发明实施例中降低功放记忆效应的电路还包括第三微带线，第三微带线的一端与第二微带线的另一端连接，第三微带线的另一端与偏置电源连接。

通过在降低功放记忆效应的电路中设置第三微带线，并将第三微带线与功放的偏置电源连接，可以对功放的漏极供电，同时可以降低该电路的包络阻抗，从而降低功放的包络阻抗。

进一步地，通过在降低功放记忆效应的电路中设置第三微带线，可以方便技术人员对功放的调试，例如可以通过对第三微带线的长度和宽度进行微调，使得功放的输出性能更好地满足设计要求。

可选的，本发明实施例中降低功放记忆效应的电路还包括第四微带线，第一电容的一端与第一微带线的一端通过第四微带线连接。

可选的，本发明实施例中降低功放记忆效应的电路还包括第五微带线，第二电容的一端与第二微带线的另一端通过第五微带线连接。

通过在第一电容的一端与第一微带线的一端之间设置第四微带线，以及在第二电容的一端与第二微带线的另一端之间设置第五微带线，可以方便第一电容和第二电容的焊接。

实际应用中，由于第四微带线和第五微带线的长度和宽度均比较小，因此其对功放的包络阻抗、谐波阻抗和基波阻抗的影响均比较小，即基本不会影响功放的输出性能。

可选的，本发明实施例中降低功放记忆效应的电路还包括至少一个第三电容，其中，每个第三电容的一端均与第二电容的一端连接，每个第三电容的另一端均接地，至少一个第三电容对功放的基波阻抗呈短路状态。

当第三电容有多个时，每个第三电容均与第二电容并联。

本发明实施例中，由于至少一个第三电容对功放的基波阻抗呈短路状态，因此可以通过调整第一微带线、第二微带线、第二电容和第三电容控制功放的基波阻抗基本不受影响。

进一步地，由于第一电容对功放的基波阻抗和功放的包络阻抗呈开路状态，第二电容对功放的包络阻抗呈短路状态，至少一个第三电容对功放的基波阻抗呈短路状态，因此，采用本发明实施例提供的降低功放记忆效应的电路，不但可以在降低功放记忆效应的同时，控制功放的谐波阻抗处于最优范围，而且还可以保证功放的基波阻抗基本不受影响。从而，采用本发明实施例提供的降低功放记忆效应的电路，能够更好地保证功放的输出性能。

可选的，上述第三电容的取值可以为nF级(例如50nF或者100nF等)的取值，也可以为pF级(例如15pF等)的取值，具体可以根据功放的输出性能的要求、该电路中微带线的长度和宽度以及其他设计要求等来选择，此处不作限定。

通过设置第三电容，可以对功放的输出性能进行进一步的微调。具体的，可以通过适应性地调整第三电容的数量和取值，更好地控制功放的基波阻抗，从而使得在降低功放记忆效应，且控制功放的谐波阻抗处于最优范围的同时，保证功放的基波阻抗基本不受影响。

可选的，n＝2，F1为功放的中心频率的2倍，

本发明实施例中降低功放记忆效应的电路还包括第六微带线和第四电容，第六微带线的一端与第一微带线的另一端连接，第四电容的一端与第六微带线的一端连接，第四电容的另一端接地，第四电容对功放的基波阻抗、功放的包络阻抗和功放的二次谐波阻抗均呈开路状态。

本发明实施例中，除了可以通过第一微带线和第一电容控制功放的二次谐波阻抗之外，还可以通过第六微带线和第四电容控制功放的三次谐波阻抗，从而使得三次谐波阻抗也处于最优范围。

实际应用中，若需要同时控制功放的二次谐波阻抗和功放的三次谐波阻抗，则在控制功放的二次谐波阻抗时，除了需要调整第一微带线和第一电容，还需要调整第六微带线，即通过调整第六微带线、第一微带线和第一电容控制功放的二次谐波阻抗，通过调整第六微带线和第四电容控制功放的三次谐波阻抗。

可选的，本发明实施例中降低功放记忆效应的电路还包括第七微带线，第四电容的一端与第六微带线的一端通过第七微带线连接。

通过在第四电容的一端与第六微带线的一端之间设置第七微带线，可以方便第四电容的焊接。

可选的，当同时控制功放的二次谐波阻抗和三次谐波阻抗时，第四电容的取值范围可以为1.76/F2皮法～6.6/F2皮法，其中，F2为功放的中心频率的3倍，F2的单位为吉赫兹。

优选的，第四电容的取值范围为2.2/F2皮法～5.28/F2皮法。

更优的，第四电容的取值为3.52/F2皮法。

例如，当功放的可用工作频段为1.8GHz～2.7GHz时，按照上述范围确定的第四电容的优选取值范围可以为0.5pF～1.2pF。更优的，第四电容的取值可以为0.8pF。

第一电容和第四电容分别按照上述范围取值，可以控制功放的二次谐波阻抗和三次谐波阻抗均处于最优范围内。

第二方面，本发明实施例提供一种功放输出电路，该功放输出电路应用于功放，该功放输出电路包括上述第一方面以及第一方面的各种可选方式中任意一项所述的降低功放记忆效应的电路和功放匹配子电路，其中，当功放输出电路中的降低功放记忆效应的电路中不包括第六微带线和第四电容时，降低功放记忆效应的电路中的第一微带线的另一端与功放匹配子电路连接；或者，当功放输出电路中的降低功放记忆效应的电路中包括第六微带线和第四电容时，降低功放记忆效应的电路中的第六微带线的另一端与功放匹配子电路连接。

本发明实施例中功放输出电路应用的功放可以为单偏置功放，也可以为双偏置功放。当该功放为单偏置功放时，该功放输出电路包括一个上述第一方面以及第一方面的各种可选方式中任意一项所述的降低功放记忆 效应的电路和与其连接的功放匹配子电路。当该功放为双偏置功放时，该功放输出电路包括两个上述第一方面以及第一方面的各种可选方式中任意一项所述的降低功放记忆效应的电路和与其连接的功放匹配子电路；其中，两个降低功放记忆效应的电路以并联的方式与功放匹配子电路连接，每个降低功放记忆效应的电路与功放匹配子电路的连接方式与单偏置功放中降低功放记忆效应的电路与功放匹配子电路的连接方式相同。

当然，该功放还可以为多偏置功放。多偏置功放中各个降低功放记忆效应的电路与功放匹配子电路的连接方式与多偏置功放中降低功放记忆效应的电路与功放匹配子电路的连接方式相同。

本发明实施例中，通过在功放输出电路中增加降低功放记忆效应的电路，可以在降低功放记忆效应的同时，控制功放的谐波阻抗处于最优范围。具体的达到技术效果的描述可参见上述对第一方面所述的降低功放记忆效应的电路的相关描述，此处不再赘述。

第三方面，本发明实施例提供一种功放，该功放包括第二方面所述的功放输出电路。

本发明实施例中，通过在功放的功放输出电路中增加降低功放记忆效应的电路，可以在降低功放记忆效应的同时，控制功放的谐波阻抗处于最优范围。具体的达到技术效果的描述可参见上述对第一方面所述的降低功放记忆效应的电路的相关描述，此处不再赘述。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对本发明实施例或现有技术描述中所需要使用的附图进行简单的介绍。

图1为现有技术提供的功放输出电路的结构示意图；

图2为本发明实施例提供的降低功放记忆效应的电路的结构示意图一；

图3为本发明实施例提供的降低功放记忆效应的电路的结构示意图二；

图4为本发明实施例提供的降低功放记忆效应的电路的结构示意图三；

图5为本发明实施例提供的降低功放记忆效应的电路的包络阻抗的仿真结果的示意图；

图6为本发明实施例提供的降低功放记忆效应的电路的谐波阻抗的仿真结果的示意图；

图7为本发明实施例提供的降低功放记忆效应的电路的结构示意图四；

图8为本发明实施例提供的降低功放记忆效应的电路的基波阻抗的仿真结果的示意图；

图9为本发明实施例提供的降低功放记忆效应的电路的结构示意图五；

图10为本发明实施例提供的降低功放记忆效应的电路的结构示意图六；

图11为本发明实施例提供的功放输出电路的结构示意图一；

图12为本发明实施例提供的功放输出电路的结构示意图二；

图13为本发明实施例提供的功放输出电路的包络阻抗的仿真结果的示意图；

图14为本发明实施例提供的功放输出电路的谐波阻抗的仿真结果的示意图；

图15为本发明实施例提供的功放输出电路的基波阻抗的仿真结果的示意图；

图16为本发明实施例提供的功放的VBW的仿真结果的示意图。

具体实施方式

为了更清楚地说明本发明实施例的技术方案，下面将结合本发明实施例中所需要使用的附图对本发明实施例的技术方案进行详细地描述。显然，以下所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。

另外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以 上。

本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

本发明实施例提供的降低功放记忆效应的电路和功放输出电路可以应用于功放中，即通过在功放的功放输出电路中增加降低功放记忆效应的电路，可以在降低功放记忆效应的同时，控制功放的谐波阻抗处于最优范围。具体的实现原理将在下述实施例中结合附图进行详细地描述，此处不再详述。

本发明实施例提供的降低功放记忆效应的电路可以为一个独立的装置，例如为一个独立的芯片，该芯片可以直接应用在功放输出电路中。该降低功放记忆效应的电路也可以为作为功放输出电路的一部分设计在功放输出电路中。

可选地，本发明实施例中所提到的功放可以为无线通信设备，例如基站中的功放。该功放可以为任意功放，即本发明实施例对功放的型号、参数等均不作限定。示例性的，本发明实施例提供的功放可以为单偏置功放，也可以为双偏置功放，该单偏置功放和双偏置功放均可以为Doherty功放、F类功放、逆F类功放或连续F类功放，本发明实施例不作具体限定。

下述各个实施例中所示的功放输出电路或功放的相关附图均是以单偏置功放(即降低功放记忆效应的电路应用于单偏置功放)为例进行示意，即下述所示的功放输出电路或功放的相关附图中，本发明实施例提供的降低功放记忆效应的电路在功放输出电路或功放中的具体连接方式及实现原理均以其在单偏置功放中的具体连接方式及实现原理为例进行示例性的说明，对于本发明实施例提供的降低功放记忆效应的电路在其他类型的功放中的连接方式及实现原理均与其在单偏置功放中的连接方式及实现原理类似，具体可参见其在单偏置功放中的连接方式及实现原理，此处不再赘述。

如图2所示，本发明实施例提供一种降低功放记忆效应的电路，该电路包括第一微带线10、第二微带线11、第一电容12以及第二电容13。

其中，第一微带线10的一端100与第二微带线11的一端110连接，第一电容12的一端120与第一微带线10的一端100连接，第一电容12的另一端121接地，第二电容13的一端130与第二微带线11的另一端111连接，第二电容13的另一端131接地，第一电容12对功放的基波阻抗和功放的包络阻抗呈开路状态，第二电容13对功放的包络阻抗呈短路状态。

本领域技术人员可以理解，由于第一电容12的取值通常比较小，第二电容13的取值通常比较大，因此为了区别第一电容12和第二电容13，图2中以不同的形状示出第一电容12和第二电容13。当然，第一电容12和第二电容13也可以示为相同的形状，本发明不作具体限定。

本发明实施例中，通过在功放中增加降低功放记忆效应的电路，可以在降低功放记忆效应的同时，控制功放的谐波阻抗处于最优范围。具体的，一方面，由于降低功放记忆效应的电路中的第一电容对功放的基波阻抗和功放的包络阻抗均呈开路状态，因此可以通过调整第一微带线和第一电容控制功放的谐波阻抗，从而使得功放的谐波阻抗处于最优范围；另一方面，由于降低功放记忆效应的电路中的第二电容对功放的包络阻抗呈短路状态，因此可以通过调整第一微带线、第二微带线和第二电容控制功放的包络阻抗降低，从而提升功放的VBW，降低功放的记忆效应。因此，本发明实施例提供的降低功放记忆效应的电路能够在降低功放记忆效应的同时，控制功放的谐波阻抗处于最优范围。

进一步地，第二电容还可以对功放的基波阻抗呈近似短路状态，即保证功放的基波阻抗不会受到太大影响。具体的，第二电容对功放的基波阻抗呈近似短路状态可以理解为：第二电容使得功放的基波阻抗的虚部接近于0，而功放的基波阻抗的实部不接近于0。这是由于第二电容的取值通常比较大，因此按照电容等效阻抗的计算公式，第二电容会使得功放的基波阻抗的虚部接近于0，而对功放的基波阻抗的实部没有影响。

本发明实施例中，功放的基波阻抗为功放在基波信号的频段内的阻抗；功放的包络阻抗为功放在包络信号的频段内的阻抗；功放的谐波阻抗为功放在谐波信号的频段内的阻抗。

本发明实施例中，开路状态是指电容等效阻抗的模值约等于无穷大； 短路状态是指电容等效阻抗的模值约等于零。

例如，当电容等效阻抗的模值小于等于50欧姆时，可以认为电容呈短路状态；当电容等效阻抗的模值大于50欧姆时，可以认为电容呈开路状态。

可选的，上述第一电容的取值范围可以为1.76/F1皮法～6.6/F1皮法，其中，F1为功放的中心频率的n倍，F1的单位为GHz，n为大于等于2的整数。例如，当n＝2时，F1为功放的中心频率的2倍，表示二次谐波信号的频率，即本实施例中需控制的谐波阻抗为二次谐波阻抗；当n＝3时，F1为功放的中心频率的3倍，表示三次谐波信号的频率，即本实施例中需控制的谐波阻抗为三次谐波阻抗。

假设功放的中心频率为f0，则上述F1＝n*f0，n为谐波次数，例如n＝2时，F1＝2*f0，表示二次谐波信号的频率，即本实施例中需控制的谐波阻为二次谐波阻抗，n＝3时，F1＝3*f0，表示三次谐波信号的频率，即本实施例中需控制的谐波阻抗为三次谐波阻抗。

其中，f0可以通过下述两种方式计算：

f0＝(f1+f2)/2，或者f0＝(f1*f2)^0.5，f1和f2为功放可用工作频段的两个边界值。例如，本发明实施例中，假设功放的可用工作频段为1.8GHz～2.7GHz，则f1＝1.8GHz，f2＝2.7GHz，f0＝(f1+f2)/2＝(1.8+2.7)/2≈2.2GHz，或者f0＝(f1*f2)^0.5＝(1.8*2.7)^0.5≈2.2GHz。

优选的，第一电容的取值范围为2.2/F1(pF)～5.28/F1(pF)。

更优的，第一电容的取值为3.52/F1(pF)。

例如，当功放的可用工作频段为1.8GHz～2.7GHz时，按照上述方法确定的第一电容的优选取值范围可以为0.5pF～1.2pF。更优的，第一电容的取值可以为0.8pF。

可选的，第二微带线的长度为100/f0～400/f0密耳(mil)，f0为功放的中心频率，f0的单位为GHz。

优选的，第二微带线的长度为125/f0～320/f0密耳。

更优的，第二微带线的长度为200/f0密耳。

例如，当功放的可用工作频段为1.8GHz～2.7GHz时，第二微带线的长度约为91.7mil。

本发明实施例中，第一电容和第二微带线按照上述范围取值，可以控制功放的谐波阻抗处于最优范围内，该谐波阻抗可以为二次谐波阻抗或者三次谐波阻抗等。例如，可以控制功放的二次谐波阻抗或者功放的三次谐波阻抗处于最优范围内。

本领域技术人员可以理解，还可以通过对第一微带线和第一电容进行进一步微调，使得上述功放的谐波阻抗在最优范围内达到更优。

可选的，上述第二电容的取值可以为4.7μF。示例性的，当第二电容的取值为4.7μF时，可以使得可用工作频段为1.8GHz～2.7GHz的功放的包络阻抗非常小，例如可以接近于0欧姆，从而可以提升功放的VBW，降低功放的记忆效应。

本领域技术人员可以理解，还可以通过对第二微带线和第二电容进行进一步微调，使得上述功放的包络阻抗更小(例如更接近于0欧姆)。

本发明实施例中，在实际设计中，在确定第一电容和第二电容的取值的同时，还需要确定第一微带线的长度和宽度以及第二微带线的长度和宽度，以使得功放的谐波阻抗、功放的包络阻抗以及功放的基波阻抗均可以满足设计要求。进一步地，在第一电容和第二电容的取值，以及第一微带线和第二微带线的尺寸均确定后，还可以对第一电容、第二电容、第一微带线的长度和宽度，以及第二微带线的长度和宽度进行进一步微调，从而更加准确地控制降低功放记忆效应的电路能够在降低功放记忆效应的同时，使得功放的谐波阻抗处于最优范围。

可选的，上述第一电容的谐振频率通常较高，例如第一电容的谐振频率大于3.6GHz。第二电容的谐振频率通常较低，例如第二电容的谐振频率小于1GHz。

可选的，结合图2，如图3所示，本发明实施例中降低功放记忆效应的电路还包括第三微带线14，第三微带线14的一端140与第二微带线11的另一端111连接，第三微带线14的另一端141与偏置电源连接。

本发明实施例中，通过在降低功放记忆效应的电路中设置第三微带线，并将第三微带线与偏置电源连接，可以对功放的漏极供电，同时可以降低该电路的包络阻抗，从而降低功放的包络阻抗，进而进一步提升功放的VBW，降低功放的记忆效应。

进一步地，通过在降低功放记忆效应的电路中设置第三微带线，可以方便技术人员对功放的调试，例如在实际调试过程中，可以通过对第三微带线的长度和宽度进行微调，使得功放的输出性能更好地满足设计要求。

可选的，结合图3，如图4所示，本发明实施例中降低功放记忆效应的电路还包括第四微带线15，第一电容12的一端120与第一微带线10的一端100通过第四微带线15连接。

可选的，结合图3，如图4所示，本发明实施例中降低功放记忆效应的电路还包括第五微带线16，第二电容13的一端130与第二微带线11的另一端111通过第五微带线16连接。

本发明实施例中，通过在第一电容的一端与第一微带线的一端之间设置第四微带线，以及在第二电容的一端与第二微带线的另一端之间设置第五微带线，可以方便第一电容和第二电容的焊接。具体的，在实际电路设计中，为了方便电容的焊接，可以在第一微带线的一端延长增加一段微带线(即第四微带线)，以及在第二微带线的另一端延长增加一段微带线(即第五微带线)，从而可以方便地将第一电容与第四微带线焊接，以及将第二电容与第五微带线焊接。

本领域技术人员可以理解，实际应用中，由于第四微带线和第五微带线的长度和宽度均比较小，因此其对功放的包络阻抗、功放的谐波阻抗和功放的基波阻抗的影响均比较小，即基本不会影响功放的输出性能。

为了更加清楚地说明本发明实施例提供的降低功放记忆效应的电路能够在降低功放记忆效应的同时，控制功放的谐波阻抗处于最优范围，下面以图4为例，对图4所示的降低功放记忆效应的电路进行仿真，并通过仿真结果进行示例性的说明。

示例性的，本发明实施例中，在对图4所示的降低功放记忆效应的电路进行仿真前，需要先对图4所示的降低功放记忆效应的电路中的各个元器件(例如微带线和电容等)取值。例如，假设图4中的第一微带线10的长度L10＝240.3mil，第一微带线10的宽度W10＝20.21mil；第二微带线11的长度L11＝91.72mil，第二微带线11的宽度W11＝8.438mil；第三微带线14的长度L14＝5mil，第三微带线14的宽度W14＝8.438mil；第四微带线15的长度L15＝10mil，第四微带线15的宽度W15＝50mil；第五 微带线16的长度L16＝5mil，第五微带线16的宽度W16＝100mil；第一电容12的取值C12＝0.8851pF；第二电容13的取值C13＝47μF。

本发明实施例中，假设如图4所示的降低功放记忆效应的电路应用的功放的可用工作频段为1.8GHz～2.7GHz。

如图5所示，为如图4所述的降低功放记忆效应的电路应用于该功放时，基于上述各个微带线的尺寸和电容的取值，对图4所示的降低功放记忆效应的电路的包络阻抗进行仿真后的仿真结果的示意图。假设该功放的包络信号的频段为0.1GHz～1GHz，则其包络阻抗的最优范围为如图5所示的圆的左半区域，这是因为左半区域为接近短路点的区域，且功放的包络阻抗越接近短路点越好，其中，短路点为图5所示的圆的180°的顶点。图5是以0.1GHz为间距，从0.1GHz开始仿真到1GHz的仿真结果，在图5中，0.1GHz～1GHz之间的区域为包络信号的频段为0.1GHz～1GHz时的仿真结果。可以看出，该区域处于圆的左半区域内，即如图4所示的电路的包络阻抗处于短路区域内，例如，取包络信号的频率为0.5GHz，则在图5中，频率为0.5GHz的包络信号的包络阻抗处于短路区域内，所以采用本发明实施例提供的降低功放记忆效应的电路，可以使得可用工作频段为1.8GHz～2.7GHz的功放的包络阻抗降低(即处于短路区域内)，从而提升功放的VBW，降低功放的记忆效应。

其中，图5所示的仿真结果中，S(1，1)是指从端口1到端口1的反射系数，该反射系数可以用于表征如图4所示的降低功放记忆效应的电路的阻抗(该阻抗可以为包络阻抗、谐波阻抗或基波阻抗。当在包络信号的频段内仿真时，该阻抗为包络阻抗；当在谐波信号的频段内仿真时，该阻抗为谐波阻抗；当在基波信号的频段内仿真时，该阻抗为基波阻抗)。端口1是指对如图4所示的降低功放记忆效应的电路进行仿真时，在应用该降低功放记忆效应的电路的功放上选取的测试端口(也可以称为测试点)。Mag 0.9947为频率为0.5GHz的包络信号对应的S(1，1)的幅度，Ang 141Deg为频率为0.5GHz的包络信号对应的S(1，1)的相位，该包络信号对应的S(1，1)的幅度和该包络信号对应的S(1，1)的相位组成该包络信号的包络阻抗。

需要说明的是，在对功放测试/仿真过程中，采用某种测试方法，该方 法在功放的电路中所对应的测试点也是确定的，由于功放的电路在本发明实施例中未示出，因此本发明实施例的附图中均没有标出这些测试点，但是本领域技术人员在对功放进行测试/仿真时，可以知道采用哪种测试方式相应的就选取哪些测试点，即本领域技术人员可以根据其采用的测试方法确定相应的测试点，本发明实施例此处不再赘述。

如图6所示，为如图4所述的降低功放记忆效应的电路应用于该功放时，基于上述各个微带线尺寸和电容的取值，对图4所示的降低功放记忆效应的电路的谐波阻抗进行仿真后的仿真结果的示意图。假设上述(即上述如图4所示的降低功放记忆效应的电路应用的功放)功放的谐波信号的频段为3.6GHz～5.4GHz(谐波信号的频段为功放的可用工作频段的m倍，此处以二次谐波，即m＝2为例)，则其谐波阻抗的最优范围为如图6所示的圆的上半区域，其中，谐波阻抗的最优范围是由功放中的功放管的特性决定的，本实施例中以谐波阻抗的最优范围为图6所示的圆的上半区域为例进行示例性的说明，对于其他功放的谐波阻抗的最优范围可能会在如图6所示的圆的其他区域，本发明不作具体限定。图6是以0.1GHz为间距，从3.6GHz开始仿真到5.4GHz的仿真结果，在图6中，3.6GHz～5.4GHz之间的区域为谐波信号的频段为3.6GHz～5.4GHz时的仿真结果。可以看出，该区域处于圆的上半区域内，即如图4所示的电路的谐波阻抗处于最优范围内，所以采用本发明实施例提供的降低功放记忆效应的电路，可以控制可用工作频段为1.8GHz～2.7GHz的功放的谐波阻抗处于最优范围。

其中，图6所示的仿真结果中，S(1，1)与上述如图5所示的仿真结果中的S(1，1)的含义相同，具体可参见上述如图5所示的实施例中的相关描述，此处不再赘述。Mag 0.9827为频率为3.6GHz的谐波信号对应的S(1，1)的幅度，Ang 167.3Deg为频率为3.6GHz的谐波信号对应的S(1，1)的相位，该谐波信号对应的S(1，1)的幅度和该谐波信号对应的S(1，1)的相位组成频率为3.6GHz的谐波信号的谐波阻抗；Mag 0.9935为频率为5.4GHz的谐波信号对应的S(1，1)的幅度，Ang 44.88Deg为频率为5.4GHz的谐波信号对应的S(1，1)的相位，该谐波信号对应的S(1，1)的幅度和该谐波信号对应的S(1，1)的相位组 成频率为5.4GHz的谐波信号的谐波阻抗。

需要说明的是，上述如图6所示的仿真结果仅是以控制功放的二次谐波阻抗为例对本发明实施例提供的降低功放记忆效应的电路对谐波阻抗的控制进行示例性的说明，对于三次谐波阻抗、四次谐波阻抗等的控制方法均与上述二次谐波阻抗的控制方法类似，具体可参见上述对二次谐波阻抗的控制方法，此处不再赘述。

实际应用中，由于功放的输出谐波(包括二次谐波、三次谐波以及四次谐波等以此类推)中，二次谐波和三次谐波通常已经包括了谐波的大部分能量，所以二次谐波和三次谐波对功放的输出性能影响较大，而除二次谐波和三次谐波外的其它次谐波(例如四次谐波、五次谐波等)对功放的输出性能影响较小，因此本发明实施例中上述对谐波阻抗的控制可以主要是对二次谐波阻抗或者三次谐波阻抗的控制。当然，本领域技术人员也可以根据上述对谐波阻抗的控制原理对除二次谐波和三次谐波外的其它次谐波阻抗进行控制，本发明不作具体限定。

可选的，结合图4，如图7所示，本发明实施例中降低功放记忆效应的电路还包括至少一个第三电容17，每个第三电容17的一端170均与第二电容13的一端130连接，每个第三电容17的另一端171均接地，至少一个第三电容17中的每个第三电容均对功放的基波阻抗呈短路状态。

具体的，当第三电容有多个时，每个第三电容均与第二电容并联，即每个第三电容也互相并联。

本发明实施例中，如图7所示，本发明实施例提供的降低功放记忆效应的电路中，通过设置相互并联的至少一个第三电容17，且该至少一个第三电容17均与第二电容12并联，可以对功放的基波阻抗进行控制，从而使得在对功放的包络阻抗和功放的谐波阻抗进行控制的同时，还可以对功放的基波阻抗进行控制，进而能够在降低功放的包络阻抗和控制功放的谐波阻抗处于最优范围的情况下，保证功放的基波阻抗基本不受影响。

具体的，由于至少一个第三电容对功放的基波阻抗呈短路状态，因此可以通过调整第一微带线、第二微带线、第二电容和第三电容控制功放的基波阻抗基本不受影响。

进一步地，由于第一电容对功放的基波阻抗和功放的包络阻抗呈开路 状态，第二电容对功放的包络阻抗呈短路状态，至少一个第三电容对功放的基波阻抗呈短路状态，因此，采用本发明实施例提供的降低功放记忆效应的电路，不但可以在降低功放记忆效应的同时，控制功放的谐波阻抗处于最优范围，而且还可以保证功放的基波阻抗基本不受影响。从而，采用本发明实施例提供的降低功放记忆效应的电路，能够更好地保证功放的输出性能。

可选的，上述第三电容的取值可以为nF级(例如第三电容的取值可以为50nF或者100nF等)的取值，也可以为pF级(例如第三电容的取值可以为15pF等)的取值，具体可以根据功放的输出性能的要求、降低功放记忆效应的电路中各个微带线的长度和宽度以及其他设计要求等来选择，此处不作限定。

本领域技术人员可以理解，通过设置第三电容，可以对功放的输出性能进行进一步的微调。具体的，可以通过适应性地调整第三电容的数量和取值，更好地控制功放的基波阻抗，从而使得在降低功放记忆效应，且控制功放的谐波阻抗处于最优范围的同时，保证功放的基波阻抗基本不受影响。

示例性的，假设在图7所示的降低功放记忆效应的电路中，第一微带线的尺寸、第二微带线的尺寸、第三微带线的尺寸、第四微带线的尺寸、第五微带线的尺寸、第一电容的取值以及第二电容的取值均与上述如图4所示的降低功放记忆效应的电路中的各个微带线的尺寸和电容的取值相同，且至少一个第三电容的取值为15pF，那么当如图7所示的降低功放记忆效应的电路应用于上述功放(即如图4所示的降低功放记忆效应的电路应用的功放)时，对如图7所示的降低功放记忆效应的电路的基波阻抗进行仿真，并通过仿真结果进行示例性的说明。

如图8所示，为如图7所述的降低功放记忆效应的电路应用于该功放时，基于上述各个微带线尺寸和电容的取值，对图7所示的降低功放记忆效应的电路的基波阻抗进行仿真后的仿真结果的示意图。假设上述(即上述如图4所示的降低功放记忆效应的电路应用的功放)功放的基波信号的频段为1.8GHz～2.7GHz，则其基波阻抗的最优范围为如图8所示的圆的右半区域，这是因为右半区域为接近开路点的区域，且功放的基波阻抗越 接近开路点越好，其中，开路点为图8所示的圆的0°的顶点。图8是以0.1GHz为间距，从1.8GHz开始仿真到2.7GHz的仿真结果，在图8中，1.8GHz～2.7GHz之间的区域为基波信号的频段为1.8GHz～2.7GHz时的仿真结果。可以看出，该区域处于圆的右半区域内，即如图7所示的降低功放记忆效应的电路的基波阻抗处于开路区域内，所以采用本发明实施例提供的降低功放记忆效应的电路，可以保证工作频段为1.8GHz～2.7GHz的功放的基波阻抗基本不受影响。

其中，图8所示的仿真结果中，S(1，1)与上述如图5所示的仿真结果中的S(1，1)的含义相同，具体可参见上述如图5所示的实施例中的相关描述，此处不再赘述。Mag 0.9919为频率为1.8GHz的基波信号对应的S(1，1)的幅度，Ang 45.01Deg为频率为1.8GHz的基波信号对应的S(1，1)的相位，该基波信号对应的S(1，1)的幅度和该基波信号对应的S(1，1)的相位组成频率为1.8GHz的基波信号的基波阻抗；Mag 0.985为频率为2.7GHz的基波信号对应的S(1，1)的幅度，Ang-45 Deg为频率为2.7GHz的基波信号对应的S(1，1)的相位，该基波信号对应的S(1，1)的幅度和该基波信号对应的S(1，1)的相位组成频率为2.7GHz的基波信号的基波阻抗。

可选的，上述第三电容的谐振频率通常较低，例如第三电容的谐振频率小于1GHz。

可选的，在实际应用中，为了降低如图4或者如图7所示的降低功放记忆效应的电路实现的复杂度，在多段微带线之间可以采用节点的方式实现微带线之间的连接。具体的，可以通过在多段微带线之间设置一个节点，将这多段微带线连接起来。其中，用于连接多段微带线的节点也可以采用微带线实现，节点在连接多段微带线时，与每段微带线连接的节点一侧的宽度与该段微带线的宽度相同。例如，节点连接两段微带线，与一段微带线连接的节点一侧的宽度与该段微带线的宽度相同；与另一段微带线连接的节点一侧的宽度与另一段微带线的宽度相同。

结合图7所示的降低功放记忆效应的电路，如图9所示，本发明实施例提供的降低功放记忆效应的电路还包括用于连接第一微带线10、第二微带线11和第四微带线15的第一节点18，用于连接第二微带线11、第 三微带线14和第五微带线16的第二节点19。

其中，第一节点18的第一端180与所述第一微带线10的一端100连接，第一节点18的第二端181与所述第二微带线11的一端110连接，第一节点18的第三端182与第四微带线15的一端150连接；第二节点19的第一端190与第二微带线11的另一端111连接，第二节点19的第二端191与第三微带线14的一端140连接，第二节点19的第三端192与第五微带线16的一端160连接。

进一步地，本发明实施例中，还可以同时对功放的二次谐波阻抗和三次谐波阻抗进行控制，以使得功放的二次谐波阻抗和三次谐波阻抗均处于最优范围内，从而使得功放的输出性能更优。

可选的，当同时对功放的二次谐波阻抗和三次谐波阻抗进行控制时，上述实施例中的n＝2，F1为功放的中心频率的2倍，表示需控制的谐波阻抗为二次谐波阻抗(即第一微带线和第一电容控制二次谐波阻抗)，结合图7，如图10所示，本发明实施例提供的降低功放记忆效应的电路还可以包括第六微带线40和第四电容41。其中，第六微带线的一端与第一微带线的另一端连接，第四电容的一端与第六微带线的一端连接，第四电容的另一端接地，第四电容对功放的基波阻抗、功放的包络阻抗和功放的二次谐波阻抗均呈开路状态。

本发明实施例中，除了可以通过第一微带线和第一电容控制功放的二次谐波阻抗之外，还可以通过第六微带线和第四电容控制功放的三次谐波阻抗，从而使得三次谐波阻抗也处于最优范围。具体的，由于第四电容对功放的基波阻抗、功放的包络阻抗和功放的二次谐波阻抗均呈开路状态，因此可以通过调整第六微带线和第四电容控制功放的三次谐波阻抗处于最优范围；同时，由于第二电容对功放的包络阻抗呈短路状态，因此在调整功放的三次谐波阻抗处于最优范围的同时，可以降低功放的包络阻抗，从而提升功放的VBW，降低功放的记忆效应。

实际应用中，若需要同时控制功放的二次谐波阻抗和功放的三次谐波阻抗，则在控制功放的二次谐波阻抗时，除了需要调整第一微带线和第一电容，还需要调整第六微带线，即通过调整第六微带线、第一微带线和第一电容控制功放的二次谐波阻抗，通过调整第六微带线和第四电容控制功 放的三次谐波阻抗。

可选的，如图10所示，本发明实施例中降低功放记忆效应的电路还包括第七微带线42，第四电容41的一端410与第六微带线40的一端400通过第七微带线42连接。

本发明实施例中，如图10所示的降低功放记忆效应的电路中，通过在第四电容的一端与第六微带线的一端之间设置第七微带线，可以方便第四电容的焊接。

可选的，当同时控制功放的二次谐波阻抗和三次谐波阻抗时，上述第四电容的取值范围可以为1.76/F2皮法～6.6/F2皮法，其中，F2为功放的中心频率的3倍，F2的单位为GHz。

其中，F2的计算方法与上述实施例中F1的计算方法相同，具体可参见上述实施例中对F1的计算方法的相关描述，此处不再赘述。

优选的，第四电容的取值范围为2.2/F2皮法～5.28/F2皮法。

更优的，第四电容的取值为3.52/F2皮法。

例如，本发明实施例中，当功放的可用工作频段为1.8GHz～2.7GHz时，按照上述范围确定的第四电容的优选取值范围可以为0.5pF～1.2pF。更优的，第四电容的取值可以为0.8pF。

本发明实施例中，第一电容和第四电容按照上述范围取值，可以同时控制功放的二次谐波阻抗和三次谐波阻抗均处于最优范围内。

可选的，如图10所示的降低功放记忆效应的电路中，第六微带线40、第一微带线10以及第七微带线42之间也可以采用节点的方式连接，从而降低电路实现的复杂度。具体的连接方式与上述如图9所示的实施例中第一微带线、第二微带线和第四微带线之间采用第一节点连接的方式类似，此处不再详述。

本发明实施例中，上述第一电容、第二电容、第三电容以及第四电容等均是以一个电容为例进行说明的，本领域技术人员可以理解，实际应用中，这些电容中的每一个电容都可以通过多个电容串联和/或并联组成。例如，为了获得一个需要的容值，本领域技术人员可以选用多个电容串联和/或并联来得到该容值。

需要说明的是，本发明实施例中的各个附图仅是为了对本发明实施例 提供的降低功放记忆效应的电路进行详细地说明。在上述实施例或者下述实施例的各个附图中，各个元器件之间的连线仅是为了表示各个元器件之间的连接关系，其在实际电路中并不存在。实际在制作电路时，都是将需连接微带线直接进行堆叠，例如两段需连接微带线可以通过节点(节点也为微带线，其两端的尺寸与这两段需连接微带线的尺寸对应相同)直接进行堆叠；电容可以通过节点，或微带线和节点与这两段需连接微带线进行堆叠。

本发明实施例中，上述各个微带线的尺寸和各个电容的取值仅是示例性的列举，在实际应用中，为了使得降低功放记忆效应的电路应用于功放输出电路时能够达到上述效果，在确定降低功放记忆效应的电路的实现原理后，还需要根据设计需求对降低功放记忆效应的电路中的各种阻抗进行优化。具体的，对于某个确定的包络信号的频率、谐波信号的频率以及基波信号的频率，该设计需求可以包括下述三个条件：

(1)降低功放记忆效应的电路的包络信号对应的S(1，1)的幅度和相位尽量大。例如越接近于上述如图5所示的仿真结果的示意图中的短路区域越好；最好是包络信号对应的S(1，1)的幅度能接近于1(如图5所示的仿真结果的示意图中的圆的半径为1)，包络信号对应的S(1，1)的相位能接近于如图5所示的仿真结果的示意图中圆的180°。

(2)降低功放记忆效应的电路的谐波阻抗处于最优范围(例如在上述如图6所示的仿真结果的示意图中谐波信号对应的S(1，1)处于圆的上半区域比较好)。

(3)降低功放记忆效应的电路的基波信号对应的S(1，1)的幅度尽量大；基波信号对应的S(1，1)的相位尽量小。例如越接近于上述如图8所示的仿真结果的示意图中的开路区域越好；最好是基波信号对应的S(1，1)的幅度能接近于1(如图8所示的仿真结果的示意图中的圆的半径为1)，基波信号对应的S(1，1)的相位能接近于如图8所示的仿真结果的示意图中圆的0°。

本发明实施例中，可以通过对第一电容的取值、第二电容的取值、第三电容的取值、第一微带线的长度和宽度，以及第二微带线的长度和宽度进行优化调整，使得降低功放记忆效应的电路的包络阻抗满足上述(1) 的条件、降低功放记忆效应的电路的谐波阻抗满足上述(2)的条件，以及降低功放记忆效应的电路的基波阻抗满足上述(3)的条件。从而能够在降低功放的包络阻抗和控制功放的谐波阻抗处于最优范围的情况下，保证功放的基波阻抗基本不受影响。

本发明实施例提供一种功放输出电路，该功放输出电路包括上述如图2至图4任意之一、图7、图9或图10所述的降低功放记忆效应的电路，以及功放匹配子电路，该功放匹配子电路为对功放中的功放管的输出信号进行调节的电路，即该功放匹配子电路可以在功放输出过程中对功放管的输出信号进行调节。其中，当功放输出电路中的降低功放记忆效应的电路为上述如图2至图4任意之一、图7或图9所述的降低功放记忆效应的电路(该电路中不包括第六微带线和第四电容)时，降低功放记忆效应的电路中的第一微带线的另一端与功放匹配子电路连接；或者，当功放输出电路中的降低功放记忆效应的电路为上述如图10所述的降低功放记忆效应的电路(该电路中包括第六微带线和第四电容)时，降低功放记忆效应的电路中的第六微带线的另一端与功放匹配子电路连接。如图11所示，为以如图9所述的降低功放记忆效应的电路为例的一种功放输出电路的结构示意图。

为了清楚、方便地说明本发明实施例的功放输出电路的原理，下面实施例介绍的电路仿真及其对比说明中，均以上述如图9所述的降低功放记忆效应的电路(即只对功放的某一次谐波阻抗，例如二次谐波阻抗或三次谐波阻抗进行控制)为例进行示例性的说明。对于如图10所示的降低功放记忆效应的电路(即同时对功放的二次谐波阻抗和三次谐波阻抗进行控制)，其实现原理、控制原理、仿真方法及仿真结果均与如图9所述的降低功放记忆效应的电路类似，本发明实施例不再详述。

以上述如图2至图4任意之一、图7或图9所述的降低功放记忆效应的电路为例，本发明实施例中，通过在功放输出电路中增加该降低功放记忆效应的电路(具体可以理解为将该降低功放记忆效应的电路和功放匹配子电路并联)，可以在降低功放记忆效应的同时，控制功放的谐波阻抗处于最优范围。具体的，一方面，由于降低功放记忆效应的电路中的第一电 容对功放的基波阻抗和功放的包络阻抗均呈开路状态，因此可以通过调整第一微带线和第一电容控制功放的谐波阻抗，从而使得功放的谐波阻抗处于最优范围；另一方面，由于降低功放记忆效应的电路中的第二电容对功放的包络阻抗均呈短路状态，因此可以通过调整第二微带线和第二电容控制功放的包络阻抗，从而提升功放的VBW，降低功放的记忆效应。因此，本发明实施例提供的降低功放记忆效应的电路能够在降低功放记忆效应的同时，控制功放的谐波阻抗处于最优范围。

本发明实施例中，功放匹配子电路可以为任意功放的匹配子电路，即本发明实施例提供的降低功放记忆效应的电路可以应用于任意功放中，且与该功放的匹配子电路结合使用。

为了对降低功放记忆效应的电路应用于功放时的原理及效果进行进一步地说明，本发明实施例以一种功放匹配子电路为例进行示例性的说明。示例性的，如图12所示，为本发明实施例提供的一种功放输出电路的结构示意图，该结构示意图中的功放匹配子电路的电路结构仅是为了示例性的对本发明实施例提供的降低功放记忆效应的电路应用于功放时的原理及效果进行进一步地说明，即本发明实施例中的功放匹配子电路包括但不限于如图12所示的功放匹配子电路的电路结构，具体的，本领域技术人员可以根据实际使用需求将降低功放记忆效应的电路应用于所需要设计的功放输出电路(或者功放)中，此处不再赘述。

其中，对于如图11或图12中所示的降低功放记忆效应的电路的结构、实现原理以及仿真结果等的具体描述可参见上述如图2至图10所示的实施例中的相关描述，此处不再赘述。

为了更加清楚的理解本发明实施例提供的降低功放记忆效应的电路应用在功放输出电路(或者也可以为理解为应用在功放)后，能够降低功放的包络阻抗、控制功放的谐波阻抗处于最优范围，以及保证功放的基波阻抗基本不受影响，以下通过对本发明实施例提供的功放输出电路(即如图12所示的功放输出电路，该功放输出电路中包括本发明实施例提供的降低功放记忆效应的电路，以下简称电路1)和不包括本发明实施例提供的降低功放记忆效应的电路的功放匹配子电路(以下简称电路2)进行仿真，并通过对比两者的仿真结果对本发明实施例提供的功放输出电路的效 果(具体可以为降低功放记忆效应的电路带来的效果)进行进一步地详细说明。其中，图12中的降低功放记忆效应的电路以上述如图9所示的降低功放记忆效应的电路结构为例进行示例性的说明。

示例性的，本发明实施例中，在对电路1进行仿真前，需要先对电路1中的各个元器件(例如微带线、电容及电阻等)取值。其中，电路1中，降低功放记忆效应的电路中各个元器件的取值可以参考上述如图4或者如图7所示的实施例中各个元器件的取值，此处不再赘述。对于电路1或电路2中的功放匹配子电路中各个元器件的取值示例性的可以为，例如，假设微带线20的长度L20＝5mil，微带线20的宽度W20＝50mil；微带线21的长度L21＝407.9mil，微带线21的宽度W21＝49.61mil；微带线22的长度L22＝10mil，微带线22的宽度W22＝49.61mil；微带线23的长度L23＝50mil，微带线23的宽度W23＝49.61mil；微带线24的长度L24＝41.12mil，微带线24的宽度W24＝74.61mil；负载25(实际仿真时可用电阻代替)的阻值为25欧姆；微带线26的长度L26＝5mil，微带线26的宽度W26＝50mil；电容27的取值C27＝8.2pF；微带线28的长度L28＝5mil，微带线28的宽度W28＝100mil；电容29的取值C29＝47μF；微带线30的长度L30＝264.3mil，微带线30的宽度W30＝74.61mil；节点31的第一宽度(为节点31的第一端311的宽度)W311＝74.61mil，节点31的第二宽度(为节点31的第二端312的宽度)W312＝74.61mil，节点31的第三宽度(为节点31的第三端313的宽度，第三端313与第一微带线10的另一端101连接)W313＝20.21mil；微带线32的长度L32＝12.04mil，微带线32的宽度W32＝74.61mil；节点33作为缓冲，其尺寸可以忽略不计；微带线34的长度L34＝8mil，微带线34的宽度W34＝50mil；电容35的取值C35＝2.2pF。

如图13所示，为对电路1的包络阻抗和电路2的包络阻抗进行仿真后的仿真结果的示意图。其中，(a)为对电路1的包络阻抗进行仿真后的仿真结果的示意图；(b)为对电路2的包络阻抗进行仿真后的仿真结果的示意图。从图13可以看出，当电路1和电路2中功放的包络信号的频率相同(例如电路1和电路2的包络信号的频率都为0.5GHz)时，电路1中增加了降低功放记忆效应的电路之后，相对于电路2，电路1的包 络阻抗更小(也可以理解为电路1的包络阻抗更加接近于短路)，即相对于电路2，电路1的包络阻抗降低，从而电路1可以提升功放的VBW，进而降低功放的记忆效应。

其中，图13所示的仿真结果中，S(1，1)与上述如图5所示的仿真结果中的S(1，1)的含义相同，具体可参见上述如图5所示的实施例中的相关描述，此处不再赘述。(a)中Mag 0.9216为包括电路1的功放频率为0.5GHz的包络信号对应的S(1，1)的幅度，Ang 158.3Deg为包括电路1的功放频率为0.5GHz的包络信号对应的S(1，1)的相位，该包络信号对应的S(1，1)的幅度和该包络信号对应的S(1，1)的相位组成包括电路1的功放频率为0.5GHz的包络信号的包络阻抗；(b)中Mag 0.7499为包括电路2的功放频率为0.5GHz的包络信号对应的S(1，1)的幅度，Ang 141.8Deg为包括电路2的功放频率为0.5GHz的包络信号对应的S(1，1)的相位，该包络信号对应的S(1，1)的幅度和该包络信号对应的S(1，1)的相位组成包括电路2的功放频率为0.5GHz的包络信号的包络阻抗。

如图14所示，为对电路1的谐波阻抗和电路2的谐波阻抗进行仿真后的仿真结果的示意图。其中，(c)为对电路1的谐波阻抗进行仿真后的仿真结果的示意图；(d)为对电路2的谐波阻抗进行仿真后的仿真结果的示意图。从图14可以看出，当电路1和电路2中功放的谐波信号的频段相同(例如电路1和电路2的谐波信号的频段都为3.6GHz～5.4GHz)时，电路1中增加了降低功放记忆效应的电路之后，相对于电路2，电路1的谐波阻抗处于最优范围内，即相对于电路2，电路1的谐波阻抗得到更好的控制，从而电路1可以控制功放的谐波阻抗处于最优范围内。

如图15所示，为对电路1的基波阻抗和电路2的基波阻抗进行仿真后的仿真结果的示意图。其中，(e)为对电路1的基波阻抗进行仿真后的仿真结果的示意图；(f)为对电路2的基波阻抗进行仿真后的仿真结果的示意图。从图15可以看出，当电路1和电路2中功放的基波信号的频段相同(例如电路1和电路2的基波信号的频段都为1.8GHz～2.7GHz)时，电路1中增加了降低功放记忆效应的电路之后，电路1的基波阻抗与电路2的基波阻抗基本一致，即电路1能够保证功放的基波阻抗基本不受 影响。

其中，图15所示的仿真结果中，S(1，1)与上述如图5所示的仿真结果中的S(1，1)的含义相同，具体可参见上述如图5所示的实施例中的相关描述，此处不再赘述。(e)中Mag 0.4321为包括电路1的功放频率为1.8GHz的基波信号对应的S(1，1)的幅度，Ang 123.5Deg为包括电路1的功放频率为1.8GHz的基波信号对应的S(1，1)的相位，该基波信号对应的S(1，1)的幅度和该基波信号对应的S(1，1)的相位组成包括电路1的功放频率为1.8GHz的基波信号的基波阻抗；(e)中Mag 0.5349为包括电路1的功放频率为2.7GHz的基波信号对应的S(1，1)的幅度，Ang 151Deg为包括电路1的功放频率为2.7GHz的基波信号对应的S(1，1)的相位，该基波信号对应的S(1，1)的幅度和该基波信号对应的S(1，1)的相位组成包括电路1的功放频率为2.7GHz的基波信号的基波阻抗；(f)中Mag 0.2895为包括电路2的功放频率为1.8GHz的基波信号对应的S(1，1)的幅度，Ang 121.8Deg为包括电路2的功放频率为1.8GHz的基波信号对应的S(1，1)的相位，该基波信号对应的S(1，1)的幅度和该基波信号对应的S(1，1)的相位组成包括电路2的功放频率为1.8GHz的基波信号的基波阻抗；(f)中Mag 0.5909为包括电路2的功放频率为2.7GHz的基波信号对应的S(1，1)的幅度，Ang 149.2Deg为包括电路2的功放频率为2.7GHz的基波信号对应的S(1，1)的相位，该基波信号对应的S(1，1)的幅度和该基波信号对应的S(1，1)的相位组成包括电路2的功放频率为2.7GHz的基波信号的基波阻抗。

本领域技术人员可以理解，本发明实施例中，还可以通过对降低功放记忆效应的电路中的各个阻抗进行进一步的优化调整，使得电路1的基波阻抗更加接近于电路2的基波阻抗，即可以理解为，本发明实施例在电路2的基础上增加了降低功放记忆效应的电路之后，其基波阻抗基本不会受到影响。

本发明实施例提供的功放输出电路，由于增加了降低功放记忆效应的电路，且通过对该降低功放记忆效应的电路中的各种阻抗进行优化调整，能够在降低功放记忆效应的同时，使得功放的谐波阻抗处于最优范围，同 时保证功放的基波阻抗基本不受影响。

本发明实施例提供一种功放，该功放包括上述如图11或图12所述的功放输出电路。其中，对于该功放输出电路的包络阻抗的仿真结果、谐波阻抗的仿真结果以及基波阻抗的仿真结果均可参见上述如图13、图14以及图15所示的实施例中的相关描述，此处不再赘述。

为了更加清楚地理解本发明实施例提供的降低功放记忆效应的电路应用在功放(包括功放输出电路)后，能够提升功放的VBW，以下通过对包括上述电路1的功放(以下简称功放1)和包括上述电路2的功放(以下简称功放2)进行仿真，并通过对比两者的仿真结果对本发明实施例提供的功放进行进一步地详细说明。

如图16所示，为对功放1的VBW和功放2的VBW进行仿真后的仿真结果的示意图。其中，(g)为对功放1的VBW进行仿真后的仿真结果的示意图；(h)为对功放2的VBW进行仿真后的仿真结果的示意图。从图16可以看出，功放1的电路1中增加了降低功放记忆效应的电路之后，相对于功放2，功放1的VBW提升了145.33MHz(即0.397GHz-0.25167GHz＝0.14533GHz＝145.33MHz)。

本发明实施例中，功放的VBW可以理解为功放同时可用的带宽。实际测试VBW时，可以取从0MHz开始，功放的输出S(2，1)第一次大于-10dB(分贝)时的带宽为功放的VBW。

其中，图16所示的VBW的仿真结果中，S(2，1)是指从端口1到端口2的传输系数，该传输系数可以用于表征电路1和电路2的VBW。端口1和端口2是指对电路1和电路2的VBW进行仿真时，在包括电路1和电路2的功放上选取的测试端口(也可以称为测试点)。对于测试点的具体选择方式可以参见上述如图5所示的实施例中的相关描述，此处不再赘述。

对于本发明实施例提供的功放中的其他单元/模块等均与现有技术相同，本发明实施例中不再详述。

本发明实施例提供的功放，由于该功放的功放输出电路中增加了降低功放记忆效应的电路，且通过对该降低功放记忆效应的电路中的各种阻抗 进行优化调整，能够在降低功放记忆效应(也可以理解为提升功放的VBW)的同时，使得功放的谐波阻抗处于最优范围，同时保证功放的基波阻抗基本不受影响。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。上述描述的系统，装置和单元的具体工作过程，可以参考电路工作的基本原理，此处不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的电路结构可以通过其它的方式实现。例如，以上所描述的电路结构仅仅是示意性的，具体实现中还可以根据实际设计需求进行调整。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，模块或单元的间接耦合或通信连接。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元可以采用软件功能单元的形式实现。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。