本发明涉及一种调制器，尤其涉及一种具有延时自动校准电路及延时控制模块的调制器。
背景技术：
：随着通讯技术的飞速发展，调制器的应用越来越广泛，性能要求也越来越高。现有的两点调制器虽通过设置低通支路及高通支路提高了频率合成和相位调制的精度，却存在着低通支路与高通支路延时不匹配的问题。低通支路与高通支路的延时不匹配会影响调制信号的品质，这种影响在高数据率调制中尤其明显。技术实现要素：鉴于以上内容，有必要提供一种能使调制器的低通支路与高通支路延时匹配的延时控制模块。还有必要提供一种能自动校准调制器的低通支路与高通支路延时的延时自动校准电路。还有必要提供一种应用所述延时自动校准电路的调制器。一种延时控制模块，用于输出延时信号给延时匹配模块，所述延时控制模块包括时间数字转换器、相位误差幅度计算单元及控制单元；所述时间数字转换器用于接收参考时钟信号及反馈时钟信号，并在所述参考时钟信号的每个周期内将所述参考时钟信号与接收到的反馈时钟信号的相位误差转换成一数字值；所述相位误差幅度计算单元用于采集所述时间数字转换器连续输出的多个数字值，并计算出采集到的多个数字值的波动幅度值；所述控制单元用于生成多个不同的延时信号，并在接收到所述相位误差幅度计算单元输出的波动幅度值后，将下一个延时信号输出给所述延时匹配模块，所述延时匹配模块根据接收到的延时信号进行延时设置，并将延时设置后的反馈时钟信号输出给所述延时控制模块；所述控制单元还用于在接收到所述多个不同的延时信号所对应的多个波动幅度值后，选取所述多个波动幅度值中预定值，并将所述预定值所对应的延时信号设为最佳延时信号，且持续输出所述最佳延时信号给所述延时匹配模块。一种延时自动校准电路，包括延时控制模块及延时匹配模块，所述延时控制模块用于输出延时信号给所述延时匹配模块，所述延时匹配模块用于根据接收到的延时信号进行延时设置，并将延时设置后的反馈时钟信号输出给所述延时控制模块；所述延时控制模块包括时间数字转换器、相位误差幅度计算单元及控制单元；所述时间数字转换器用于接收参考时钟信号及所述延时匹配模块输出的反馈时钟信号，并在所述参考时钟信号的每个周期内将所述参考时钟信号与接收到的反馈时钟信号的相位误差转换成一数字值；所述相位误差幅度计算单元用于采集所述时间数字转换器连续输出的多个数字值，并计算出采集到的多个数字值的波动幅度值；所述控制单元用于生成多个不同的延时信号，并在接收到所述相位误差幅度计算单元输出的波动幅度值后，将下一个延时信号输出给所述延时匹配模块；所述控制单元还用于在接收到所述多个不同的延时信号所对应的多个波动幅度值后，选取所述多个波动幅度值中预定值，并将所述预定值所对应的延时信号设为最佳延时信号，且持续输出所述最佳延时信号给所述延时匹配模块。一种调制器，包括低通支路及高通支路，所述低通支路包括延时自动校准电路，所述延时自动校准电路用于自动校准所述低通支路与所述高通支路的延时，所述延时自动校准电路包括延时控制模块及延时匹配模块，所述延时控制模块用于输出延时信号给所述延时匹配模块，所述延时匹配模块用于根据接收到的延时信号调整所述低通支路与所述高通支路的延时；所述延时控制模块包括时间数字转换器、相位误差幅度计算单元及控制单元；所述时间数字转换器用于接收参考时钟信号及反馈时钟信号，并在所述参考时钟信号的每个周期内将所述参考时钟信号与接收到的反馈时钟信号的相位误差转换成一数字值；所述相位误差幅度计算单元用于采集所述时间数字转换器连续输出的多个数字值，并计算出采集到的多个数字值的波动幅度值；所述控制单元用于生成多个不同的延时信号，并在接收到所述相位误差幅度计算单元输出的波动幅度值后，将下一个延时信号输出给所述延时匹配模块，所述延时匹配模块根据接收到的延时信号进行延时设置，并将延时设置后的反馈时钟信号输出给所述延时控制模块；所述控制单元还用于在接收到所述多个不同的延时信号所对应的多个波动幅度值后，选取所述多个波动幅度值中预定值，并将所述预定值所对应的延时信号设为最佳延时信号，且持续输出所述最佳延时信号给所述延时匹配模块；当所述延时匹配模块接收到所述最佳延时信号时，所述低通支路和所述高通支路延时匹配最佳。相较于现有技术，本发明的实施方式提供的调制器及其延时自动校准电路及延时控制模块，通过所述延时控制模块自动生成并输出最佳延时信号给所述延时匹配模块，以使所述调制器的高通支路与低通支路延时匹配最佳，从而提高了所述调制器输出信号的品质。附图说明图1为本发明的实施方式提供的调制器的原理框图。图2为图1中延时自动校准电路的原理框图。图3为图2中延时控制模块的电路图。图4为图2中延时匹配模块的电路图。图5为图4中第一分频器的原理框图。图6为图5中第一分频器输出的PG1部分和PG2部分信号的相位顺序的示意图。图7为图5中第一分频器输出的G1部分和G2部分信号的相位顺序的示意图。图8为图4中相位顺序校准单元的示意图。图9为图1中非线性校准电路与振荡器的电路图。图10为图9中多个FIR滤波器的电路图。图11为图9中多个FIR滤波器组成的多比特并行FIR滤波器与单比特FIR滤波器的阻带频率对比图。图12为图9中非均衡量化器的工作示意图。图13为图9中多个FIR滤波器组成的多比特并行FIR滤波器与单比特FIR滤波器的仿真结果图。图14为图9中多个FIR滤波器组成的多比特并行FIR滤波器与单比特FIR滤波器的EVM曲线图。图15为本发明的实施方式提供的调制器的电路图。图16为图15中延时信号与波动幅度值的对应关系图。图17为图15中的调制器在20Mb/s调制速率下的输出频谱图。图18为图15中的调制器的输出信号在不同延时下的EVM曲线图。主要元件符号说明调制器100低通支路10延时自动校准电路11延时控制模块110时间数字转换器112转换元件1126缓冲器1128相位误差幅度计算单元116控制单元118延时匹配模块120第一分频器122CML二分频器1226数字二分频器1228相位旋转器124多路选择器1241、1242、231加法器1243、1244ΔΣ调制器1245、1246、26D触发器1248、1282、233第二分频器126相位顺序校准单元128多级多路选择器1286位频率鉴别器12电荷泵13环路滤波器14高通支路20非线性校准电路21非均衡量化器22线性数据处理单元23FIR滤波器232振荡器30电容32如下具体实施方式将结合上述附图进一步说明本发明。具体实施方式下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。请参阅图1，图1为本发明的实施方式提供的调制器100的原理框图。所述调制器100用于对调制信号MOD进行调制以得到输出信号FOUT，所述调制器100包括低通支路10、高通支路20及振荡器30。所述低通支路10包括延时自动校准电路11、相位频率鉴别器（Phase-FrequencyDetector，PFD）12、电荷泵（ChargePump，CP）13及环路滤波器（LoopFilter，LPF）14。所述高通支路20包括非线性校准电路21。所述调制信号MOD中的低频部分经低通支路10流向振荡器30，高频部分经高通支路20流向振荡器30。即，所述调制信号MOD中低频部分的传输路径为：所述延时自动校准电路11→所述相位频率鉴别器12→所述电荷泵13→所述环路滤波器14→所述振荡器30；所述调制信号MOD的高频部分的传输路径为所述非线性校准电路21→所述振荡器30。所述调制信号MOD注入所述低通支路10及所述高通支路20的时刻要求精细调节，因为延时的不匹配会导致被调制的输出信号FOUT品质的恶化，该影响在高数据率调制中尤其明显。在本实施方式中，所述振荡器30可以为压控振荡器（VoltageControlledOscillator，VCO）或数控振荡器（DigitalControlledOscillator，DCO）。在其它实施方式中，所述振荡器30可以为其它类型的振荡器，如变频振荡器等。请参阅图2，图2为本发明的实施方式提供的所述延时自动校准电路11的原理框图。所述延时自动校准电路11用于自动校准所述调制器100的低通支路10与高通支路20的延时，以使所述低通支路10与所述高通支路20的延时匹配，从而提高所述调制器100输出信号FOUT的品质。所述延时自动校准电路11包括延时控制模块110及延时匹配模块120。所述延时控制模块110用于输出延时信号DLY_FINE给所述延时匹配模块120。所述延时匹配模块120用于根据接收到的延时信号DLY_FINE调整所述低通支路10与所述高通支路20的延时，以使所述低通支路10与所述高通支路20延时匹配。所述延时控制模块110包括时间数字转换器（Time-to-digitalconverter，TDC）112、相位误差幅度计算单元（PhaseErrorAmplitudeCalculation，PEAC）116及控制单元118。所述时间数字转换器112用于接收参考时钟信号FREF及反馈时钟信号FDIV，并在所述参考时钟信FREF的每个周期内将所述参考时钟信号FREF与接收到反馈时钟信号FDIV的相位误差转换成一数字值。所述相位误差幅度计算单元116用于采集所述时间数字转换器112连续输出的多个数字值，并计算出采集到的多个数字值的波动幅度值。所述控制单元118用于生成多个不同的延时信号DLY_FINE，并在接收到所述相位误差幅度计算单元116输出的波动幅度值后，将下一个延时信号DLY_FINE输出给所述延时匹配模块120。所述延时匹配模块120根据接收到的延时信号DLY_FINE进行延时设置，并将延时设置后的反馈时钟信号FDIV输出给所述时间数字转换器112。所述控制单元118还用于在接收到所述多个不同的延时信号DLY_FINE所对应的多个波动幅度值后，选取所述多个波动幅度值中预定值，并将所述预定值所对应的延时信号DLY_FINE作为最佳延时信号，且持续输出所述最佳延时信号给所述延时匹配模块120。在本实施方式中，所述预定值可以是所述多个波动幅度值中的最小值。在其它实施方式中，所述预定值的数值大小可根据实际情况进行相应调整，所述预定值可以是具体的数值，也可是数值范围。请参阅图3，图3为本发明的实施方式提供的所述延时控制模块110的电路图。所述时间数字转换器112包括多个转换元件1126。每个转换元件1126包括第一输入端、第二输入端及输出端。每个转换元件1126的第一输入端接收所述参考时钟信号FREF，每个转换元件1126的第二输入端接收所述延时匹配模块120输出的反馈时钟信号FDIV，每个转换元件1126的输出端与所述相位误差幅度计算单元116相连，用于输出所述数字值给所述相位误差幅度计算单元116。在本实施方式中，所述转换元件1126可为触发器，如D触发器等。在其它实施方式中，所述转换元件1126可为能将两个时钟信号的相位差转换成数字信号的其它元件。在本实施方式中，所述时间数字转换器112还包括多个串联的缓冲器1128，每个转换元件1126的第二输入端通过一对应的缓冲器1128接收所述延时匹配模块120输出的反馈时钟信号FDIV。在其它实施方式中，所述缓冲器1128可由反向器等电子元件替代。在本实施方式中，所述时间数字转换器112包括128个转换元件1126。在其它实施方式中，所述时间数字转换器112所包括的转换元件1126的数目可根据实际情况进行相应调整。在本实施方式中，所述相位误差幅度计算单元116采集所述时间数字转换器112连续输出的128个数字值，并计算出采集到的128个数字值的波动幅度值。在其它实施方式中，所述相位误差幅度计算单元116采集所述时间数字转换器112连续输出的数字值的数量可根据实际情况进行相应调整。在本实施方式中，所述控制单元118包括逻辑控制电路（LogicControlCircuits），所述逻辑控制电路用于生成多个不同的延时信号DLY_FINE，并在接收到所述相位误差幅度计算单元116输出的波动幅度值后，将下一个延时信号DLY_FINE输出给所述延时匹配模块120；所述逻辑控制电路还用于在接收到所述多个不同的延时信号DLY_FINE所对应的多个波动幅度值后，选取所述多个波动幅度值中预定值，并将所述预定值所对应的延时信号DLY_FINE作为最佳延时信号，且持续输出所述最佳延时信号给所述延时匹配模块120。在本实施方式中，所述延时信号DLY_FINE包括4个二进制数，所述4个二进制数有16种组合方式（0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110、1111），从而形成16个不同延时信号DLY_FINE。每个延时信号DLY_FINE对应一延迟时间，16个不同延时信号DLY_FINE的步长为138ps（picosecond，皮秒），即，延时的精度可以达到138ps。相对于传统的低数据率调制器中的纳秒量级的精度，本发明中的延时自动校准电路11的精度达到了幅度的提高，有利于提高输出信号FOUT的品质。在其它实施方式中，所述延时信号DLY_FINE所包括的二进制数、十进制数、十六进制数或其它进制数的数量、由二进制数、十进制数、十六进制数或其它进制数所形成的延时信号DLY_FINE的数量以及不同延时信号DLY_FINE的步长均可根据实际情况进行相应调整。请共同参阅图2及图4，图4为本发明的实施方式提供的所述延时匹配模块120的电路图。所述延时匹配模块120包括第一分频器122、相位旋转器124及第二分频器126。所述第一分频器122用于对所述振荡器30输出的差分信号进行分频，以获得多路时钟信号。所述相位旋转器124用于接收所述控制单元118输出的延时信号DLY_FINE，并根据所述延时信号DLY_FINE对所述多路时钟信号进行选择，以获得具有相位差的第一时钟信号CLK1及第二时钟信号CLK2。所述第二分频器126用于对所述第一时钟信号CLK1进行分频，以获得所述反馈时钟信号FDIV，所述反馈时钟信号FDIV与所述参考时钟信号FREF的频率相等。在本实施方式中，所述第一时钟信号CLK1与所述高通支路20的调制信号MOD的注入时刻同步，所述第二时钟信号CLK2与所述低通支路10的调制信号MOD的注入时刻同步。所述相位旋转器124包括两个多路选择器1241及1242、两个加法器1243及1244、两个ΔΣ调制器1245及1246及D触发器1248。所述多路选择器1241根据接收到的控制信号C1对所述多路时钟信号进行选择，以获得所述第一时钟信号CLK1。所述多路选择器1242根据接收到的控制信号C2对所述多路时钟信号进行选择，以获得所述第二时钟信号CLK2。由于所述控制信号C2是由所述加法器1244对所述控制信号C1与所述延时信号DLY_FINE进行加法运算而得，因此，所述控制信号C1与所述控制信号C2之差即为所述延时信号DLY_FINE。又由于所述控制信号C1与所述控制信号C2之差决定了所述第一时钟信号CLK1及所述第二时钟信号CLK2的相位差，并且所述第一时钟信号CLK1与所述高通支路20的调制信号MOD的注入时刻同步，所述第二时钟信号CLK2与所述低通支路10的调制信号MOD的注入时刻同步，因此，通过调整所述延时信号DLY_FINE，就可调整所述第一时钟信号CLK1及所述第二时钟信号CLK2的相位差，进而调整所述低通支路10与所述高通支路20的延时，从而使所述低通支路10与所述高通支路20延时匹配。所述反馈时钟信号FDIV作为分数型锁相环的分数值FRACN注入所述ΔΣ调制器1245的触发时钟，所述第一时钟信号CLK1作为所述调制信号MOD注入所述ΔΣ调制器1246的触发时钟。所述分数值FRACN和所述调制信号MOD积分值累加的结果作为所述加法器1243的输入，所述加法器1243的输出作为所述D触发器1248的输入。所述D触发器1248由所述第二时钟信号CLK2触发，所述D触发器1248输出所述控制信号C1给所述多路选择器1241及所述加法器1244。所述加法器1244输出所述控制信号C2给所述多路选择器1242。在本实施方式中，所述第一分频器122为八分频器，所述第二分频器128为N分频器。在其它实施方式中，所述第一分频器122及所述第二分频器128可为其它分频器。所述第一分频器122对所述振荡器30输出的差分信号进行八分频，获得十六路低频率时钟信号，相邻两路时钟信号的相位差为所述振荡器30的半周期。所述相位顺序校准单元128对所述第一分频器122输出的十六路时钟信号进行相位校准，以获得十六路具有正确相位顺序的时钟信号。所述相位旋转器124根据接收到延时信号DLY_FINE对所述十六路具有正确相位顺序的时钟信号进行选择，以获得具有相位差的第一时钟信号CLK1及第二时钟信号CLK2。请参阅图5，图5为本发明的实施方式提供的所述第一分频器122的原理框图。所述第一分频器122包括七个二分频器，所述七个二分频器构成三级二分频器。在本实施方式中，第一级二分频器包括一个CML（CurrentModeLogic，电流模逻辑）二分频器1226，第二级二分频器包括两个CML二分频器1226，第三级二分频器包括四个数字二分频器1228。在其它实施方式中，所述三级二分频器可包括七个CML二分频器1226或七个数字二分频器1228或其它相同或不同类型二分频器的任意组合。请共同参阅图5至图7，图5至图7为本发明的实施方式提供的所述第一分频器122输出的十六路时钟信号的相位顺序的示意图。为了便于说明所述第一分频器122输出的十六路时钟信号的相位关系，十六路时钟信号被编号为OP1~OP16，且被分成四组PG1~PG4，还被分成两类G1及G2。由于第二级的两个并行的CML二分频器1226并不能区分出输入差分信号的先后关系，并且第三级的四个并行的数字二分频器1128也不能区分输入差分信号的先后关系，因此所述第一分频器122输出的十六路时钟信号OP1~OP16的相位关系存在十六种可能。图6和图7列出了十六路时钟信号OP1~OP16的相位的各种可能性。为了确保所述相位旋转器124的正常工作，在本实施方式中，所述延时匹配模块120还包括相位顺序校准单元128。所述相位顺序校准单元128用于对所述第一分频器122获得的多路时钟信号进行相位校准，以获得多路具有正确相位顺序的时钟信号。在其它实施方式中，若所述第一分频器122输出的多路时钟信号具有正确相位顺序，则所述相位顺序校准单元128可以省略。请参阅图8，图8为本发明的实施方式提供的所述相位顺序校准单元128的示意图。所述相位顺序校准单元128包括多个D触发器1282和多级多路选择器1286。所述多个D触发器1282用于检测所述第一分频器122输出的多路时钟信号的相位顺序关系，所述多级多路选择器1286用于对经过所述多个D触发器1282检测的多路时钟信号进行校准。所述相位顺序校准单元128对所述第一分频器122的十六路时钟信号进行相位顺序调整的过程大致如下（请同时参阅图6至图8）：PG1的四路时钟信号的相位和PG2的四路时钟信号的相位内插组成顺序正确的八路时钟信号，只存在两种可能，如图6所示。可以使用一个D触发器1282来检测一路时钟信号相位顺序关系，然后通过多路选择器1286进行相位校准，获得八路时钟信号，编号为PP1、PP3、至PP15，设为G1类。同理，PG3和PG4也可以使用一个D触发器1282和多路选择器1286进行相位校准，获得八路时钟信号，编号为PP2、PP4、至PP16，设为G2类。G2类的八路信号需要内插入G1类的八路信号，如图7中所示，存在四种可能的顺序，需要采用两个D触发器1282进行一路信号相位顺序关系检测，并通过所述多路触发器1286进行相位顺序校准。请参阅图9，图9为本发明的实施方式提供的所述非线性校准电路21及所述振荡器30的电路图。所述非线性校准电路21用于对所述振荡器30中的多个电容32的非线性进行校准，所述非线性校准电路21包括非均衡量化器22和线性数据处理单元23。所述非均衡量化器22用于对输入所述振荡器30的调制信号MOD进行预补偿，并输出量化结果信号及量化误差信号。所述线性数据处理单元23用于根据所述量化结果信号及所述量化误差信号对所述多个电容32进行调制。在本实施方式中，所述非线性校准电路21还包括ΔΣ调制器26，所述ΔΣ调制器26用于对所述非均衡量化器22输出的量化误差信号进行处理，并将处理后的信号输出给所述线性数据处理单元23。在本实施方式中，由于所述振荡器30中的多个电容32存在非线性问题，所述调制信号MOD首先经非均衡量化器22进行预补偿处理，处理后获得的量化结果信号及量化误差信号与所述振荡器30中的多个电容32的非线性程度相反，所述量化结果信号及所述量化误差信号经由线性数据处理单元23处理后控制振荡器30中的电容32，以消除所述多个电容32的非线性，从而使所述调制器100的输出信号FOUT的频率偏移与所述调制信号MOD保持线性关系。所述线性数据处理单元23包括多个多路选择器231、多个FIR（FiniteImpuseResponse，有限脉冲响应）滤波器232。在本实施方式中，所述多路选择器231的数量为八个，所述FIR滤波器232的数量相应的也为八个，所述振荡器30中的电容32的数量为六十四个，所述六十四个电容32被分为八组，每一组包括八个电容32，每一个FIR滤波器232包括八个级联的D触发器233。在本实施方式中，所述多个电容32以温度码电容阵列的方式排布，即各个比特位上的电容的容值均相同。在其它实施方式中，所述多个电容32还可采用其它电容阵列的方式排布，例如，采用二进制电容阵列的方式排布，即高位电容的容值与低位电容的容值的比值等于二进制编码中高位与低位的比值。在本实施方式中，每一个D触发器233与一个电容32连接并控制所述电容32的开或关，因此八个FIR滤波器232控制八组电容32。在其它实施方式中，所述振荡器30所包括的电容32的数量、所述线性数据处理单元23所包括的多路选择器231及FIR滤波器232的数量以及每个FIR滤波器232所包括的D触发器233的数量均可以根据实际需要而进行相应调整。在本实施方式中，每个多路选择器231包括8个输入端。每个多路选择器231的8个输入端中，有一个输入端与所述ΔΣ调制器26相连，以接收所述ΔΣ调制器26输出的信号，其余七个输入端接收数字高电平信号H及数字低电平信号L。在其它实施方式中，每个多路选择器231所包括的输入端的数目可根据实际情况进行相应调整，每个输入端的连接关系及接收到的信号类型均可根据实际情况进行相应调整。请参阅图10，图10为本发明的实施方式提供的多个FIR滤波器232的电路图。在本实施方式中，所述多个FIR滤波器232组成多比特并行FIR滤波器。每个FIR滤波器232包含八个D触发器233，每个FIR滤波器232的阻带频率为其工作频率除以八。在单比特结构中，一个包含六十四个D触发器233的单比特FIR滤波器（图未示）控制所有电容32，单比特FIR滤波器的阻带频率为其工作频率除以六十四。图10中时钟信号CLK为振荡器30输出的信号经由四分频或者八分频获得的时钟信号。请参阅图11，图11为本发明的实施方式提供的多个FIR滤波器232组成的多比特并行FIR滤波器与单比特FIR滤波器的阻带频率对比图。图11中曲线a为本发明中FIR滤波器232的阻带频率曲线，曲线b为具有六十四个D触发器233的单比特FIR滤波器的阻带频率曲线。从图11中的频谱图中可以看出，由于本发明中的FIR滤波器232的阶数低，因此能够获得较高的阻带频率，意味着其3dB带宽也比较大。在高数据率调制中，较高的带宽保证了所述调制信号MOD中的高频分量的无衰减传输，因此可以提高输出信号FOUT的品质。在本实施方式中，八个并行FIR滤波器232对所述调制信号MOD进行时间交错处理，降低了开关噪声的耦合。同时，把所述多个电容32分为八组进行控制，每个FIR滤波器232所控制的一组电容32为整个温度码电容阵列的八分之一，从而大大降低了量化噪声。请参阅图12，图12为本发明的实施方式提供的所述非均衡量化器22的工作示意图。所述非均衡量化器22用于对所述调制信号MOD进行非线性处理，以实现对所述调制信号MOD的预补偿。所述非线性量化器22的非线性量化步长与八组电容32产生的频率偏移成比例关系。所述非均衡量化器22的输出包括量化结果信号和量化误差信号，所述量化结果信号控制多路选择器231的状态，所述量化误差信号经过所述ΔΣ调制器26处理后分为八路分别输入每个多路选择器231，所述多路选择器231根据量化结果信号对包括量化误差信号在内的八个输入信号进行多路选择，并输出相应的选择结果。所述多路选择器231的输出包括三种情况：恒高电平、恒低电平以及所述ΔΣ调制器26的单比特输出。当所述多路选择器231的输出为恒高电平或恒低电平，即FIR滤波器232的输入为恒高电平或恒低电平时，所述FIR滤波器232控制大部分的电容32的状态，获得粗略的、经过量化的频率偏移。当所述多路选择器231的输出为所述ΔΣ调制器26的单比特输出，即FIR滤波器232的输入为所述ΔΣ调制器26的单比特输出时，所述FIR滤波器232控制的八个电容32处于不断跳变的状态，而且这八个电容32的控制信号是时间交错式的，其开启及关断的时长由所述ΔΣ调制器26的单比特输出决定，所述ΔΣ调制器26输出序列的平均值与量化误差呈线性关系，因此可以利用这八个电容32的不停跳变获取较为精细的频率偏移。由于所述调制信号MOD的幅度是不停变化的，在不同时刻，这八组电容32所处的状态也不一样。当所述调制信号MOD幅度较低时，八组电容32可能只有一两组处于全开状态，一组受控于所述ΔΣ调制器26的单比特输出，其它组电容32均为关闭状态，以此获取较小的频率偏移。当所述调制信号MOD幅度较高时，八组电容32可能只有一两组处于全关状态，一组受控于所述ΔΣ调制器26的单比特输出，其他组电容32均为开启状态，以此获取较大的频率偏移。利用较高的采样率，在所述调制信号MOD变化的过程中，受控于所述ΔΣ调制器26的单比特输出的八个电容32的状态切换能够平滑过渡，因此能够较少地引入量化噪声。请参阅图13，图13为本发明的实施方式提供的多个FIR滤波器232组成的多比特并行FIR滤波器与单比特FIR滤波器的仿真结果图。右图是本发明中多比特FIR滤波器232的数字解调频谱及EVM（ErrorVectorMagnitude，误差向量幅度），左图是单比特FIR滤波器的数字解调频谱及EVM。右图及左图均采用GFSK（GaussFrequencyShiftKeying，高斯频移键控）的调制方式，数据率为10Mb/s，其他设置均保持相同。从频谱图上看，多比特FIR滤波器232的高频量化噪声明显得到了改善，这是由于电容32被划分为多个组进行控制，每组电容32的电容值降低带来了较低的量化噪声。从数字解调的EVM上看，单比特FIR滤波器的EVM是4.56%，而多比特FIR滤波器232的EVM是1.39%。这说明，所述调制信号MOD的品质得到了明显的提高。这是由于FIR滤波器232的阶数较低、带宽较大，对所述调制信号MOD的高频成分没有明显的抑制作用。仿真结果表明，多比特FIR滤波器232的结构能够提供更好的调制品质。请参阅图14，图14为本发明的实施方式提供的多个FIR滤波器232组成的多比特并行FIR滤波器与单比特FIR滤波器的EVM曲线图。曲线c为单比特FIR滤波器结构的数字解调EVM曲线图，曲线d为多比特FIR滤波器232结构的数字解调EVM曲线图，横坐标为所述ΔΣ调制器26的时钟频率。FIR滤波器232的带宽与所述ΔΣ调制器26的时钟频率成正比关系，与FIR滤波器232的阶数成反比关系。时钟频率越高，FIR滤波器232的带宽越大，对所述调制信号MOD的高频成分的抑制作用也会越弱，因此两条曲线均随着时钟频率的升高而降低，表明提高时钟频率可以改善所述调制信号MOD的品质。但是由于单比特结构中FIR滤波器的阶数比较高，其带宽较低，因此单比特结构的输出调制信号MOD的品质不如多比特结构。在数字电路中，时钟频率的提高，意味着功耗的增加，而且在当前所使用的工艺中，频率越高，电路越不易控制，因此实际设计电路的时候，应该尽可能降低时钟频率。在较低的时钟频率下，多比特结构相比单比特结构的优势就非常明显了。下面将对本发明调制器100的工作原理进行说明。请参阅图15，图15为本发明的实施方式提供的所述调制器100的电路图。当所述控制单元118输出的延时信号DLY_FINE包括的4个二进制数为0000时，所述延时匹配模块120根据接收到的延时信号DLY_FINE进行延时设置，并将延时设置后的反馈时钟信号FDIV输出给所述延时控制模块110。此时，所述控制信号C1与所述控制信号C2之差为0000，所述第一时钟信号CLK1与所述第二时钟信号CLK2的相位差为0步长，即，所述第一时钟信号CLK1与所述第二时钟信号CLK2的时钟沿对齐。所述时间数字转换器112在所述参考时钟信FREF的每个周期内运行一次，以将所述参考时钟信号FREF与接收到反馈时钟信号FDIV的相位误差转换成一数字值，并将所述数字值输出给所述相位误差幅度计算单元116。也就是说，在所述参考时钟信FREF的第1个周期结束时，所述时间数字转换器112输出数字值D1（图未示，D1是所述多个转换元件1126输出值之和）给所述相位误差幅度计算单元116；在所述参考时钟信FREF的第2个周期结束时，所述时间数字转换器112输出数字值D2（图未示，D2是所述多个转换元件1126输出值之和）给所述相位误差幅度计算单元116；在所述参考时钟信FREF的第3个周期结束时，所述时间数字转换器112输出数字值D3（图未示，D3是所述多个转换元件1126输出值之和）给所述相位误差幅度计算单元116；依次类推，在所述参考时钟信FREF的第128个周期结束时，所述时间数字转换器112输出数字值D128（图未示，D128是所述多个转换元件1126输出值之和）给所述相位误差幅度计算单元116。所述相位误差幅度计算单元116采集所述时间数字转换器112连续输出的128个数字值D1-D128，并计算出采集到的128个数字值D1-D128的波动幅度值A1，且将计算出的波动幅度值A1输出给所述控制单元118。所述控制单元118在接收到所述相位误差幅度计算单元116输出的波动幅度值A1后，输出下一个包括的4个二进制数为0001的延时信号DLY_FINE给所述延时匹配模块120，所述延时匹配模块120根据接收到的延时信号DLY_FINE进行延时设置，并将延时设置后的反馈时钟信号FDIV输出给所述延时控制模块110。此时，所述控制信号C1与所述控制信号C2之差为0001，所述第一时钟信号CLK1与所述第二时钟信号CLK2的相位差为1步长（在本实施方式中为138ps，在其它实施方式中，1步长的时间根据实际情况可进行相应调整），此时，所述第一时钟信号CLK1与所述第二时钟信号CLK2的时钟沿不对齐。所述时间数字转换器112在所述参考时钟信FREF的每个周期内运行一次，以将所述参考时钟信号FREF与接收到反馈时钟信号FDIV的相位误差转换成一数字值，并将所述数字值输出给所述相位误差幅度计算单元116。所述相位误差幅度计算单元116采集所述时间数字转换器112连续输出的128个数字值，并计算出采集到的128个数字值的波动幅度值A2，且将计算出的波动幅度值A2输出给所述控制单元118。依次类推，所述控制单元118在接收到所述相位误差幅度计算单元116输出的波动幅度值A15后，输出下一个包括的4个二进制数为1111的延时信号DLY_FINE给所述延时匹配模块120，所述延时匹配模块120根据接收到的延时信号DLY_FINE进行延时设置，并将延时设置后的反馈时钟信号FDIV输出给所述延时控制模块110。此时，所述控制信号C1与所述控制信号C2之差为1111，所述第一时钟信号CLK1与所述第二时钟信号CLK2的相位差为15步长（在本实施方式中为138ps×15=2070ps，在其它实施方式中，15步长的时间根据实际情况可进行相应调整），此时，所述第一时钟信号CLK1与所述第二时钟信号CLK2的时钟沿不对齐。所述时间数字转换器112在所述参考时钟信FREF的每个周期内运行一次，以将所述参考时钟信号FREF与接收到反馈时钟信号FDIV的相位误差转换成一数字值，并将所述数字值输出给所述相位误差幅度计算单元116。所述相位误差幅度计算单元116采集所述时间数字转换器112连续输出的128个数字值，并计算出采集到的128个数字值的波动幅度值A16，且将计算出的波动幅度值A16输出给所述控制单元118。综上所述，所述控制单元118依次输出16个不同的延时信号DLY_FINE给所述延时匹配模块120，所述延时匹配模块120每接收一个延时信号DLY_FINE会输出一相应的反馈时钟信号FDIV给所述时间数字转换器112，所述时间数字转换器112及所述相位误差幅度计算单元116进行相应操作后输出一波动幅度值给所述控制单元118，即，所述控制单元118每输出一延时信号DLY_FINE就会接收到一相应的波动幅度值。请参阅图16，图16为本发明的实施方式提供的延时信号DLY_FINE与波动幅度值的对应关系图。图16中的横坐标为延时信号DLY_FINE，纵坐标为所述相位误差幅度计算单元116输出的波动幅度值。所述控制单元118在接收到所述16个不同的延时信号DLY_FINE所对应的16个波动幅度值A1~A16后，选取所述16个波动幅度值A1~A16中的预定值，并将所述预定值所对应的延时信号作为最佳延时信号，且持续输出所述最佳延时信号给所述延时匹配模块120。由于波动幅度值（即相位误差幅度值）与EVM呈正相关的关系，波动幅度值越大，EVM越大，输出信号FOUT的品质越差，波动幅度值越小，EVM越小，输出信号FOUT的品质越好；并且当所述调制器100的低通支路10与高通支路20延时匹配最佳时，所述输出信号FOUT的品质最佳，因此，当所述控制单元118将所述最佳延时信号输出给所述相位旋转器124时，所述相位旋转器124输出第一时钟信号CLK1及第二时钟信号CLK2使所述低通支路10与所述高通支路20延时匹配最佳。在本实施方式中，当所述控制单元118输出最佳延时信号给所述延时匹配模块120时，EVM值为3.73%。请参阅图17，图17为本发明的实施方式提供的调制器100在20Mb/s调制速率下的输出频谱图。从图17中可以看出，本发明的实施方式提供的调制器100，采用GFSK的调制方式，能够实现数据率为20Mb/s的高数据率调制。请参阅图18，图18为本发明的实施方式提供的调制器100的输出信号FOUT在不同延时下的EVM曲线图。从图18中可以看出，本发明的实施方式提供的调制器100，在采用GFSK的调制方式且数据率为20Mb/s时，延时不同，所述输出信号FOUT品质也不同，且最优EVM值为3.73%。所述最优EVM值与所述控制单元118输出最佳延时信号时的EVM值相同，从而进一步说明了，当所述控制单元118输出最佳延时信号时，所述调制器100的低通支路10与高通支路20的延时匹配最佳。本发明的实施方式提供的调制器100及其延时自动校准电路11及延时控制模块110，通过所述非线性校准电路21消除了所述振荡器30中电容32的非线性，并通过所述延时控制模块110自动生成并输出最佳延时信号给所述延时匹配模块120，以使所述调制器100的高通支路20与低通支路10延时匹配最佳，从而提高了所述调制器100的输出信号FOUT的品质，且使所述调制器100能够支持高数据率调制。以上实施方式仅用以说明本发明的技术方案而非限制，尽管参照以上实施方式对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换都不应脱离本发明技术方案的精神和范围。当前第1页1 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