一种高速合路器的制作方法

本发明属于电路设计和数据传输技术领域，特别涉及一种高速合路器。

背景技术：

在高速串行接口发射机中，合路器实现将多路并行输入信号合成为一路输出信号的功能。常见的合路器结构有2:1合路器、4:1合路器等。

图1为一种4:1合路器的原理框图。该电路包含电阻、电感构成的负载和4个相同的模块电路。每个模块包含1路输入数据(1对差分信号)，1路输出数据(1对差分信号)和2路时钟输入。模块1的输入时钟为0°相位时钟CK₀和90°相位时钟CK₉₀；模块2的输入时钟为90°相位时钟CK₉₀和180°相位时钟CK₁₈₀；模块3的输入时钟为180°相位时钟CK₁₈₀和270°相位时钟CK₂₇₀；模块4的输入时钟为270°相位时钟CK₂₇₀和0°相位时钟CK₀。通过多相位时钟采样，4路差分输入数据(D_in0P、D_in0N；D_in1P、D_in1N；D_in2P、D_in2N；D_in3P、D_in3N；)被合成为1路差分输出数据(D_outP、D_outN)。

图2中虚线框内部分为图1中模块电路的原理框图。该模块电路为全差分结构，左右对称。CK_a信号加在反相器INV_A和INV_A’的输入端，INV_A的输出驱动NMOS管M₇的栅极，INV_A’的输出驱动NMOS管M₇’的栅极。CK_b信号加在反相器INV_B和INV_B’的输入端，INV_B的输出驱动NMOS管M₆的栅极，INV_B’的输出驱动NMOS管M₆’的栅极。NMOS管M₇和M₆构成cascode结构，NMOS管M₇’和M₆’构成cascode结构。NMOS管M₆的漏极为模块的输出D_out,NMOS管M₆’的漏极为模块的输出D_out’。输入数据D_in和D_in’则分别加在反相器INV_A和INV_A’的电路中。该模块可以在输入2路正交时钟信号时，将输入信号送到输出端以实现合路功能。

图3是图2中模块的半边电路原理图。对比图2和图3可知，反相器INV_B由M₁和M₂管实现，反相器INV_A由M₃和M₅管实现，M₄管插入在反相器INV_A中，其栅极接输入数据D_in。由图分析：

(1)输入时钟CK_b通过反相器INV_B后得到电压V_b，控制M₆管的通断。CK_b＝1，V_b＝0时，M₆管始终关断，输出D_out始终为1。只有CK_b＝0时，输入D_in才能达到输出D_out。

(2)输入时钟CK_a通过反相器INV_A后得到电压V_a，控制M₇管的通断。CK_a＝1，V_a＝0时，M₇管始终关断，输出D_out始终为1。只有CK_a＝0时，输入D_in才能达到输出D_out。

(3)D_in＝0，当输入时钟CK_b和CK_a都变为0时，V_a＝1，D_out＝0；D_in＝1，当输入时钟CK_b和CK_a都变为0时，V_a＝0，D_out＝1。因而输出和输入信号之间的关系为：

如图4所示，在实际应用中CK_a和CK_b为正交时钟，且CK_a信号早于CK_b信号90°。由上分析可知，仅当CK_a和CK_b都为0时，输入信号才能达到输出。因此从CK_b的下降沿(即V_b的上升沿)开始对输入信号采样，从CK_a的上升沿(即V_a的下降沿)结束对输入信号采样。

如图4所示，当输入信号D_in为0时，首先Ck_a下降沿到来，驱动INV_A使V_a从0变为1，M₇管漏极电压V_c降为0；然后CK_b下降沿驱动INV_B使得V_b从0变为1，此时在V_b控制M₆的同时，D_out跟随D_in变为0；接着Ck_a上升沿到来，V_a从1变为0、M₇管漏极电压V_c逐渐上升到1，D_out从0变为1；Ck_b上升沿使V_a从1变为0，完成此次对输入数据的采样。这里存在的问题是V_b从0变为1时，仅对M₆管栅极电容和输出负载充电，因此D_out从1变为0的速度较快；而V_a从1变为0时，首先要对M₇管漏极存在的寄生电容C_papa充电，让M₇管的漏极电位上升，然后才能使D_out电位上升，即D_out从0变为1的速度较慢。由于D_out上升、下降沿速度不同，很容易造成4:1合路器的输出产生符号间干扰(Inter-Symbol-Interference，ISI)。

技术实现要素：

为了克服上述现有技术的缺点，本发明的目的在于提供一种高速合路器，通过在其模块电路中增加辅助MOS管，解决由于寄生电容引起的输出信号上升、下降沿不匹配的问题。

为了实现上述目的，本发明采用的技术方案是：

一种高速合路器，其输入为四路并行差分数据，输出为一路差分数据，包含电阻、电感构成的负载和4个相同的对单路输入数据进行处理的模块电路，所述模块电路为全差分结构，左右对称，有两个正交的时钟输入端，其左半部分中，一路时钟信号CK_a加在反相器INV_A的输入端，INV_A的输出驱动NMOS管M₇的栅极，另一路时钟信号CK_b加在反相器INV_B的输入端，INV_B的输出驱动NMOS管M₆的栅极，NMOS管M₇和M₆构成cascode结构，NMOS管M₆的漏极为模块电路的输出D_out，输入数据D_in加在反相器INV_A电路中，其特征在于，所述左半部分还包括辅助MOS管NM₈，其栅极连接CK_a，漏极连接电源，源极连接NMOS管M₇漏极。

所述反相器INV_A和反相器INV_B的结构一致，反相器INV_A由PMOS管M₃和NMOS管M₅实现，反相器INV_B由PMOS管M₁和NMOS管M₂实现，PMOS管M₄插入在反相器INV_A中，其栅极接输入数据D_in，漏极连接NMOS管M₇栅极和NMOS管M₅漏极，源极连接PMOS管M₃漏极。

与现有技术相比，本发明提供了一种增加了辅助MOS管的新模块电路，其有益效果是能提高输出数据D_out上升沿的速度，降低其上升、下降沿的失配，从而减小合路器的ISI。

附图说明

图1是4:1合路器的原理框图。

图2是合路器中模块的原理框图。

图3是合路器中模块半边电路的原理图。

图4是对时钟及其相关信号的描述。

图5是合路器中模块半边电路增加辅助MOS管后的原理图。

图6是增加辅助MOS管前后模块的电路仿真结果。

图7是增加辅助MOS管前4:1合路器的电路仿真结果。

图8是增加辅助MOS管后4:1合路器的电路仿真结果。

具体实施方式

下面结合附图，对优选实施例作详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本发明的范围及其应用。

图1为一种4:1合路器的原理框图。该电路包含电阻、电感构成的负载和4个相同的模块电路。每个模块包含1路输入数据(1对差分信号)，1路输出数据(1对差分信号)和2路时钟输入。模块1的输入时钟为0°相位时钟CK₀和90°相位时钟CK₉₀；模块2的输入时钟为90°相位时钟CK₉₀和180°相位时钟CK₁₈₀；模块3的输入时钟为180°相位时钟CK₁₈₀和270°相位时钟CK₂₇₀；模块4的输入时钟为270°相位时钟CK₂₇₀和0°相位时钟CK₀。通过多相位时钟采样，4路差分输入数据(D_in0P、D_in0N；D_in1P、D_in1N；D_in2P、D_in2N；D_in3P、D_in3N；)被合成为1路差分输出数据(D_outP、D_outN)。

图2中虚线框内部分为图1中模块电路的原理框图。该模块电路为全差分结构，左右对称。CK_a信号加在反相器INV_A和INV_A’的输入端，INV_A的输出驱动NMOS管M₇的栅极，INV_A’的输出驱动NMOS管M₇’的栅极。CK_b信号加在反相器INV_B和INV_B’的输入端，INV_B的输出驱动NMOS管M₆的栅极，INV_B’的输出驱动NMOS管M₆’的栅极。NMOS管M₇和M₆构成cascode结构，NMOS管M₇’和M₆’构成cascode结构。NMOS管M₆的漏极为模块的输出D_out,NMOS管M₆’的漏极为模块的输出D_out’。输入数据D_in和D_in’则分别加在反相器INV_A和INV_A’的电路中。该模块可以在输入2路正交时钟信号时，将输入信号送到输出端以实现合路功能。

图4是图2中模块的半边电路原理图。反相器INV_B由M₁和M₂管实现，反相器INV_A由M₃和M₅管实现，M₄管插入在反相器INV_A中，其栅极接输入数据D_in。辅助MOS管NM₈栅极连接CK_a，漏极连接电源，源极连接M₇管漏极。

本发明所提出的发射机如图5所示，在图3原有电路的基础上增加辅助MOS管NM₈，其栅极连接CK_a，漏极连接电源，源极连接M₇管漏极。当V_b从0变为1时，M7管的漏极电压V_C仍然为0，新加入的NM₈管不会影响V_b开启M₆管的速度，即不会影响D_out从1变为0的速度。接着，CK_a从0变为1，V_a从1变为0，NM₈管随着CK_a的上升而开启，给寄生电容C_para充电，从而加速V_c电压从0向1变化的速度，进而提高了D_out从0变为1的速度。

图6是增加辅助MOS管前后模块电路的仿真结果。图6中的大图显示了D_in、V_a、V_b、V_c和D_out各信号的仿真结果。右图中的上图是局部放大的V_C信号，右图中的下图是局部放大的D_out信号。该两张图中下方曲线是没有使用NM₈管时的仿真结果，上方曲线是使用NM₈管时的仿真结果。由图可知，增加NM₈管后，V_c和D_out上升沿的速度都加快了。

图7和图8是增加辅助MOS管前后4:1合路器的仿真结果。其中图7是没有使用NM₈管时的仿真结果，D_out眼图的抖动是1.2ps；图8是使用NM₈管时的仿真结果，D_out眼图的抖动是0.24ps。使用NM₈管后合路器输出信号的ISI降低了。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。