高压驱动电路的防贯通电路的制作方法

本实用新型涉及高压驱动电路领域，尤其涉及一种高压驱动电路的防贯通电路。

背景技术：

高压集成电路(HVIC)是一种带各种保护电路、低压控制电路、高压功率器件等功能的栅极驱动电路，它将电力电子与半导体技术结合，显著提高了整机的集成度和稳定性，具有集成密度高、体积小、速度快、功耗低等优点，逐渐取代传统的分立器件，越来越多的被应用在MOSFET(Metal-Oxide-Semiconductor or Field-Effect Transistor，金属-氧化层-半导体-场效应晶体管)、IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)的驱动领域。

在驱动MOSFET、IGBT工作时，若同一桥臂上的MOSFET、IGBT的上桥驱动信号和下桥驱动信号同时为高电平时；或者元器件本身结电容的存在；均会使被高压驱动电路所驱动的同一桥臂上的上下两个功率管(可以为MOSFET或IGBT)同时导通，从而导致该桥臂短路，此时通路的电流变化率及峰值电流都会很大，极容易损坏MOSFET、IGBT。

技术实现要素：

本实用新型要解决的技术问题在于，针对现有高压驱动电路中同一桥臂上的上下两个功率管同时导通而易对功率管造成损坏的问题，提供一种高压驱动电路的防贯通电路。

本实用新型解决其技术问题所采用的技术方案是：一种高压驱动电路的防贯通电路，包括第一反相器、第二反相器、第一延时电路、第二延时电路、第一或非门和第二或非门；

所述第一反相器，与上桥控制信号输入端和所述第一或非门相连，用于对所述上桥控制信号输入端输入的上桥控制信号进行反相处理，形成第一反相信号并输出至所述第一或非门；

所述第一延时电路，与所述上桥控制信号输入端和所述第二或非门相连，用于对所述上桥控制信号进行延时处理，形成第一延时信号并输出至所述第二或非门；

所述第二反相器，与下桥控制信号输入端和所述第二或非门相连，用于对所述下桥控制信号输入端输入的下桥控制信号进行反相处理，形成第二反相信号并输出至所述第二或非门；

所述第二延时电路，与所述下桥控制信号输入端和所述第一或非门相连，用于对所述下桥控制信号进行延时处理，形成的第二延时信号并输出至所述第一或非门；

所述第一或非门，用于对所述第一反相信号和所述第二延时信号进行或非处理，以形成上桥驱动信号并通过上桥驱动信号输出端输出；

所述第二或非门，用于对所述第二反相信号和所述第一延时信号进行或非处理，以形成下桥驱动信号并通过下桥驱动信号输出端输出。

优选地，所述第一延时电路和所述第二延时电路均包括延时PMOS管、延 时NMOS管、延时电容、延时电阻和第三反相器；

所述延时PMOS管的栅极接延时输入端，漏极通过所述延时电阻与所述延时NMOS管的漏极相连，源极接电源端；

所述延时NMOS管的栅极接所述延时输入端、漏极与所述延时电阻和所述第三反相器的反相器输入端相连，源极接地；

所述延时电路一端接地，另一端连接在所述延时电阻和所述延时NMOS管的漏极与所述第三反相器的反相器输入端之间；

所述第三反相器的反相器输出端为延时输出端。

优选地，所述延时电阻是可调电阻。

优选地，所述第一延时电路和所述第二延时电路包括延时PMOS管、延时NMOS管、延时电容、恒流电路和第三反相器；

所述延时PMOS管的栅极接延时输入端，漏极与所述延时NMOS管的漏极和所述第三反相器的反相器输入端相连，源极与所述恒流电路相连；

所述延时NMOS管的栅极接延时输入端，漏极与所述延时PMOS管的漏极和所述第三反相器的反相输入端，源极接地；

所述延时电容一端接地，另一端连接在所述延时PMOS管和所述延时NMOS管的漏极和所述第三反相器的反相输入端之间；

所述恒流电路连接在所述延时PMOS管与所述电源端之间；

所述第三反相器的反相器输出端为延时输出端。

优选地，所述恒流电路包括第一恒流PMOS管和第二恒流PMOS管；所述第一恒流PMOS管的栅极接所述第二恒流PMOS管的栅极和漏极，源极接电源端，漏极接延时PMOS管的源极；所述第二恒流PMOS管的栅极接所述第一恒流PMOS管的栅极和所述第二PMOS管的漏极，源极接电源端，漏极接外部恒 定电流源。

优选地，所述第三反相器包括反相PMOS管和反相NMOS管；所述反相PMOS管的栅极接反相器输入端，漏极接反相器输出端，源极接电源端；所述反相NMOS管的栅极接反相器输入端，漏极接反相器输出端，源极接地。

优选地，所述第一反相器和所述第二反相器均包括反相PMOS管和反相NMOS管；所述反相PMOS管的栅极接反相器输入端，漏极接反相器输出端，源极接电源端；所述反相NMOS管的栅极接反相器输入端，漏极接反相器输出端，源极接地。

优选地，所述第一或非门和所述第二或非门均包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管；所述第一PMOS管的栅极接第一或非门输入端，源极接电源端，漏极与所述第二PMOS管的源极相连；所述第一NMOS管的栅极接所述第一或非门输入端，源极接地，漏极接或非门输出端；所述第二PMOS管的栅极接第二或非门输入端，漏极接所述或非门输出端；所述第二NMOS管的栅极接第二或非门输入端，源极接地，漏极接所述或非门输出端。

本实用新型与现有技术相比具有如下优点：本实用新型所提供的高压驱动电路的防贯通电路中，上桥控制信号分别经第一反相器和第一延时电路处理，以形成第一反相信号和第一延时信号；下桥控制信号分别经第二反相器和第二延时电路处理，以形成第二反相信号和第二延时信号；第一或非门对第一反相信号和第二延时信号进行或非处理以形成上桥驱动信号并输出，第二或非门对第二反相信号和第一延时信号进行或非处理以形成下桥驱动信号并输出。该高压驱动电路的防贯通电路结构简单、占用面积小，且可防止同一桥臂上的上下两个功率管同时导通，以保护高压驱动电路的目的。

附图说明

下面将结合附图及实施例对本实用新型作进一步说明，附图中：

图1是本实用新型一实施例中高压驱动电路的防贯通电路的电路图。

图2是本实用新型一实施例中高压驱动电路的防贯通电路的第一延时电路和第二延时电路的一电路图。

图3是本实用新型一实施例中高压驱动电路的防贯通电路的第一延时电路和第二延时电路的另一电路图。

图4是图3中第一延时电路和第二延时电路的一波形图。

图5是本实用新型一实施例中高压驱动电路的防贯通电路的第一反相器、第二反相器和第三反相器的电路图。

图6是本实用新型一实施例中高压驱动电路的防贯通电路的第一或非门和第二或非门的电路图。

图7是图1所示高压驱动电路的防贯通电路的一波形图。

图8是图1所示高压驱动电路的防贯通电路的另一波形图。

图9是图1所示高压驱动电路的防贯通电路的另一波形图。

具体实施方式

为了对本实用新型的技术特征、目的和效果有更加清楚的理解，现对照附图详细说明本实用新型的具体实施方式。

图1示出本实施例中的一种高压驱动电路的防贯通电路。该高压驱动电路的防贯通电路包括第一反相器U1、第二反相器U5、第一延时电路U3、第二延时电路U4、第一或非门U2和第二或非门U6。

如图1所示，第一反相器U1与上桥控制信号输入端和第一或非门U2相 连，用于对上桥控制信号输入端输入的上桥控制信号HIN进行反相处理，形成第一反相信号110并输出至第一或非门U2。第二反相器U5与下桥控制信号输入端和第二或非门U6相连，用于对下桥控制信号输入端输入的下桥控制信号LIN进行反相处理，形成第二反相信号140并输出至第二或非门U6。

本实施例中，第一反相器U1和第二反相器U5采用同样的电路结构，可以理解地，第一反相器U1和第二反相器U5也可以采用其他可实现信号反相功能的电路结构。如图5所示，第一反相器U1和第二反相器U5均包括反相PMOS管P7和反相NMOS管N7。反相PMOS管P7的栅极接反相器输入端A41，漏极接反相器输出端B41，源极接电源端VCC。反相NMOS管N7的栅极接反相器输入端A41，漏极接反相器输出端B41，源极接地(本实施例中，接地是指与接地端GND相连)。本实施例中，第一反相器U1的反相器输入端A41为上桥控制信号输入端，第一反相器U1接收上桥控制信号HIN并进行反相处理，以形成第一反相信号110并输出至第一或非门U2。第二反相器U5的反相器输入端A41为下桥控制信号输入端，用于接收下桥控制信号LIN并进行反相处理，以形成第二反相信号140并输出至第二或非门U6。

可以理解地，当反相器输入端A41输入高电平时，PMOS管P7关断而NMOS管N7导通，NMOS管N7的导通使得反相器输出端B41被下拉到低电平，实现了信号的反相。当反相器输入端A41输入低电平时，PMOS管P7导通而NMOS管N7关断，PMOS管P7的导通使得反相器输入端B41被上拉到高电平，反相器输出高电平，实现了信号的反相。本实施例采用反相PMOS管P7和反相NMOS管N7形成的第一反相器U1和第二反相器U5结构简单，并具有元器件较少且电路占用面积小等优点。

如图1所示，第一延时电路U3与上桥控制信号HIN输入端和第二或非门 U6相连，用于对上桥控制信号HIN进行延时处理，形成第一延时信号130并输出至第二或非门U6。第二延时电路U4与下桥控制信号输入端和第一或非门U2相连，用于对下桥控制信号LIN进行延时处理，形成的第二延时信号120并输出至第一或非门U2。

本实施例中，第一延时电路U3和第二延时电路U4采用同样的电路结构；可以理解地，第一延时电路U3和第二延时电路U4也可以采用其他可实现信号延时的电路结构。

图2示出本实施例中第一延时电路U3和第二延时电路U4的一种电路图。如图2所示，第一延时电路U3和第二延时电路U4均包括延时PMOS管P1、延时NMOS管N1、延时电容C1、延时电阻R1和第三反相器U7。其中，延时PMOS管P1的栅极接延时输入端A21，漏极通过延时电阻R1与延时NMOS管N1的漏极相连，源极接电源端VCC。延时NMOS管N1的栅极接延时输入端A21、漏极与延时电阻R1和第三反相器U7的反相器输入端A22相连，源极接地。延时电路C1一端接地，另一端连接在延时电阻R1和延时NMOS管N1的漏极与第三反相器U7的反相器输入端A22之间。其中，第三反相器U3的电路结构与第一反相器U1和第二反相器U5的电路结构相同，第三反相器U7的反相器输出端为延时输出端B21。

可以理解地，第一延时电路U3的延时输入端A21为上桥控制信号输入端，第一延时电路U3用于接收上桥控制信号HIN并进行延时处理后输出至第三反相器U7的反相器输入端A22，经第三反相器U7进行反相处理以形成第一延时信号130并输出至第二或非门U6。第二延时电路U4的延时输入端A21为下桥控制信号输入端，第二延时电路U4用于接收下桥控制信号LIN并进行延时处理后输出至第三反相器U7的反相器输入端A22，经第三反相器U7进行反相处 理后形成第二延时信号120并输出至第一或非门U2。

可以理解地，当延时输入端A21输入高电平时，延时PMOS管P1关断而延时NMOS管N1导通。延时NMOS管N1的导通使得从延时输入端A21输入的信号反相，以向第三反相器的反相输入端A22输入低电平；并且延时电容C1与延时NMOS管N1形成低阻抗的放电路径，使得延时电容C1通过延时NMOS管N1的放电，从而使延时NMOS管N1输出的信号延时；再经过第三反相器U7进行信号反相并通过延时输出端A21输出，以使延时输入端A21输入的信号和经延时输出端B21输出的信号同相。当延时输入端A21输入低电平时，延时NMOS管N1关断而延时PMOS管P1导通。延时PMOS管P1的导通使得从延时输入端A21输入的信号反相；并且延时PMOS管P1、延时电阻R1和延时电容C1形成低阻抗的充电路径，使得延时电容C1通过延时PMOS管P1充电，从而使延时PMOS管P1输出的信号延时；再通过第三反相器U7进行信号反相并通过延时输出端A21输出，以使延时输入端A21输入的信号与延时输出端B21输出的信号同相。可以理解地，延时电阻R1是可调电阻，可通过调节延时电阻R1的阻值大小以改变对延时电容C1充电的电流大小，从而改变延时时间。本实施例中，还可通过调整第三反相器U7的阈值以调节延时时间，以实现对延时时间的精确控制。

图3示出本实施例中第一延时电路U3和第二延时电路U4的另一种电路图。如图3所示，第一延时电路U3和第二延时电路U4均包括延时PMOS管P1、延时NMOS管N1、延时电容C1、恒流电路和第三反相器U7。延时PMOS管P1的栅极接延时输入端A21，漏极与延时NMOS管N1的漏极和第三反相器U7的反相器输入端A22相连，源极与恒流电路相连。延时NMOS管N1的栅极接延时输入端A21，漏极与延时PMOS管P1的漏极和第三反相器U7的反相输入端 A22，源极接地。延时电容C1一端接地，另一端连接在延时PMOS管P1和延时NMOS管N1的漏极和第三反相器U7的反相输入端之间。恒流电路连接在延时PMOS管P1与电源端VCC之间，并且恒流电路的一端接地。第三反相器U7的反相器输出端为延时输出端B21。恒流电路的设置，可用于使第一延时电路U3和第二延时电路U4中流经延时PMOS管P1的电流保持稳定的电流值，避免电流过大损坏延时PMOS管P1，并可实现对第一延时电路U3和第二延时电路U4的延时时间的精确控制。

如图3所示，恒流电路包括第一恒流PMOS管P2和第二恒流PMOS管P3。第一恒流PMOS管P2的栅极接第二恒流PMOS管P3的栅极和漏极，源极接电源端VCC，漏极接延时PMOS管P1的源极。第二恒流PMOS管P3的栅极接第一恒流PMOS管P2的栅极和第二恒流PMOS管P3的漏极，源极接电源端VCC，漏极接外部恒定电流源U8。其中，外部恒定电流源U8输出的电流恒定不变。可以理解地，由第一恒流PMOS管P2和第二恒流PMOS管P3形成的镜像电流源为恒流电路。

如图3结合图4所示，当延时输入端A21在t1时刻输入高电平，延时PMOS管P1关断而延时NMOS管N1导通。延时NMOS管N1导通使得延时输入端A21输入的信号反相，以向第三反相器的反相器输入端A22输入低电平；并且延时电容C1与延时NMOS管N1形成低阻抗的放电路径，延时电容C1通过延时NMOS管N1的放电，从而使延时NMOS管N1输出的信号延时；第三反相器U7对延时NMOS管N1输入的信号进行反相以通过延时输出端B21输出高电平。当延时输入端A21在t2时刻输入低电平，延时NMOS管N1关断而延时PMOS管P1导通。延时PMOS管P1导通使恒流电路、延时PMOS管P1与延时电容C1形成低阻抗的充电路径，通过第一恒流PMOS管P2和第二恒流PMOS管P3形 成的镜像电流源给延时电容C1进行充电，经过时间△t1后即在时刻t3时延时电容C1的电压达到第三反相器U7的反转阈值V1，第三反相器U7输出低电平。可以理解地，在时间△t1内延时输出端B21输出的还是高电平，只有在输入低电平且经过时间△t1后延时输出端B21输出的才是低电平。可以理解地，该第一延时电路U3和第二延时电路U4可均准确地控制时间△t1内，其中，时间△t1是死区时间。

如图1所示，第一或非门U2，用于对第一反相信号110和第二延时信号120进行或非处理，以形成上桥驱动信号HO并通过上桥驱动信号输出端输出。第二或非门U6，用于对第二反相信号140和第一延时信号130进行或非处理，以形成下桥驱动信号LO并通过下桥驱动信号输出端输出。

可以理解地，第一或非门U2和第二或非门U6的电路结构可以相同，也可以不相同。本实施例中，第一或非门U2和第二或非门U6均包括第一PMOS管P5、第二PMOS管P6、第一NMOS管N5和第二NMOS管N6。其中，第一PMOS管P5的栅极接第一或非门U2或第二或非门U6的第一或非门输入端A31，源极接电源端VCC，漏极与第二PMOS管P6的源极相连。第一NMOS管N5的栅极接第一或非门U2或第二或非门U6的第一或非门输入端A31，源极接地，漏极接或非门输出端B31。第二PMOS管P6的栅极接第一或非门U2或第二或非门U6的第二或非门输入端A32，源极接第一PMOS管P5的漏极，漏极接或非门输出端B31。第二NMOS管N5的栅极接第一或非门U2或第二或非门U6的第二或非门输入端A32，源极接地，漏极接或非门输出端B31。

如图6所示，当第一或非门输入端A31输入高电平而第二或非门输入端A32输入低电平时；第一或非门输入端A31输入高电平使得第一PMOS管P5关断而第一NMOS管N5导通，而第二或非门输入端A32输入低电平使得第二PMOS 管P6导通而第二NMOS管N6关断；第一NMOS管N5的导通使得其漏极被拉到低电平，此时或非门输出端B31输出低电平。当第一或非门输入端A31输入低电平而第二或非门输入端A32输入高电平时；第一或非门输入端A31输入低电平使得第一PMOS管P5导通而第一NMOS管N5关断；而第二或非门输入端A32输入高电平使得第二PMOS管P6关断而第二NMOS管N6导通；第二NMOS管N6的导通使得其漏极被拉到低电平，此时或非门输出端B31输出低电平。当第一或非门输入端A31和第二或非门输入端A32同时输入高电平时，第一PMOS管P5和第二PMOS管P6关断，第一NMOS管N5和第二NMOS管N6导通；第一NMOS管N5和第二NMOS管N6的导通使得或非门输出端B31被拉到低电平并输出稳定的低电平。当第一或非门输入端A31和第二或非门输入端A32同时输入低电平时，第一PMOS管P5和第二PMOS管P6导通，第一NMOS管N5和第二NMOS管N6关断；第一PMOS管P5和第二PMOS管P6导通使得或非门输出端B31被上拉到高电平并输出稳定的高电平。本实施例所提供的第一或非门U2和第二或非门U6的电路结构简单，所采用的元器件少且所占用的面积小。

图7示出驱动MOSFET或IGBT的输入的上桥控制信号HIN和下桥控制信号LIN在某段时间内同时为高电平时的波形图。在t1到t2时段内，上桥控制信号HIN和下桥控制信号LIN都为高电平，上桥控制信号HIN经过第一反相器U1反向处理后得到第一反向信号110，而下桥控制信号LIN经过第二延时电路U4处理后得到第二延时信号120，第一反向信号110和第二延时信号120经过第一或非门U2的逻辑处理后得到使上桥MOSFET或IGBT关断的低电平的上桥驱动信号HO。同理，下桥控制信号LIN经过第二反相器U5反向处理后得到第二反向信号140而上桥控制信号HIN经过第一延时电路U3的逻辑处 理后得到第一延时信号130，第二反向信号140和第一延时信号130经过第二或非门U6的逻辑处理后得到使下桥MOSFET或IGBT关断的低电平的下桥驱动信号LO；这样同一桥臂上的上下桥MOSFET或IGBT同时关闭而不会发生直通，起到保护电路的作用。同理在t3到t4时间段内，经过本实施例所提供的防贯通电路的处理，使得输出的上桥驱动信号HO和下桥驱动信号LO不同时为高电平，避免同一桥臂上的上下桥MOSFET或IGBT同时导通而损坏电路。

图8示出驱动MOSFET或IGBT的上桥控制信号HIN和下桥控制信号LIN没有设置死区时间的波形图。在t1时刻上桥控制信号HIN为高电平，而下桥控制信号LIN为低电平；上桥控制信号HIN经过第一反相器U1反向处理后得到低电平的第一反相信号110；下桥控制信号LIN在t1时刻的下降沿信号经过第二延时电路U4处理后得到在t2时刻下降的第二延时信号120，即下桥控制信号LIN的经过第二延时电路U4延时时间△t1得到的第二延时信号120。因此，在t1至t2的时间内第一反向信号110和第二延时信号120经过第一或非门U2的逻辑处理后得到的是低电平的上桥驱动信号HO，也就是经过一定延时后上桥驱动信号HO才变为高电平，即达到一种下桥MOSFET或IGBT关闭后一定时间后，上桥MOSFET或IGBT再开启的效果，防止上下桥MOSFET或IGBT同时开启，达到保护电路的作用。

如图8所示，在t3时刻上桥控制信号HIN为低电平，下桥控制信号LIN为高电平，下桥控制信号LIN经过第二反相器U5处理后得到低电平的第二反相信号140，上桥控制信号HIN经过第一延时电路U3处理后得到第一延时信号130，第一延时信号130是下桥控制信号LIN的下降沿经过延时时间△t2后得到的在t4时刻有下降沿的信号，第二反相信号140和第一延时信号130经过第二或非门U6的逻辑处理得到下桥MOSFET或IGBT的下桥驱动信号LO。 即高电平的下桥控制信号LIN要经过固定的延时时间△t2后才能输出高电平的下桥驱动信号LO，即达到一种上桥MOSFET或IGBT关闭后一定时间后，下桥MOSFET或IGBT再开启的效果，防止上下桥MOSFET或IGBT同时开启，达到保护电路的作用。

图9示出驱动MOSFET或IGBT的上桥控制信号HIN和下桥控制信号LIN之间存在死区时间且该死区时间大于高压驱动电路设定的死区时间的波形图。在t1时刻下桥控制信号LIN由高电平变为低电平，下桥驱动信号LO变为低电平，因此下桥驱动的MOSFET或IGBT关断，经过一定死区时间到达t2时刻，上桥控制信号HIN由低电平变为高电平，而此时低电平的下桥控制信号LIN经过第二延时电路U4得到的信号为低电平信号，因此两个低电平信号经过第一或非门U2处理后得到的上桥驱动信号HO是高电平信号，上桥驱动的MOSFET或IGBT开通。在这种情况下，该逻辑处理电路不起作用，也不会存在输出信号延时。在t3、t4时刻同理。

本实用新型是通过上述具体实施例进行说明的，本领域技术人员应当明白，在不脱离本实用新型范围的情况下，还可以对本实用新型进行各种变换和等同替代。另外，针对特定情形或具体情况，可以对本实用新型做各种修改，而不脱离本实用新型的范围。因此，本实用新型不局限于所公开的具体实施例，而应当包括落入本实用新型权利要求范围内的全部实施方式。