一种ADC动态测试系统的制作方法

本实用新型涉及ADC动态性能测试控制领域，尤指一种ADC动态测试系统。

背景技术：

随着工、农业的发展，多路数据采集势必将得到越来越多的应用，为适应这一趋势，作这方面的研究就显得十分重要。总之，不论在哪个应用领域中，数据采集与处理将直接影响工作效率和所取得的经济效益。数据采集系统，从严格的意义上来说，应该是用计算机控制的多路数据自动检测或巡回检测，并且能够对数据实行存储、处理、分析计算以及从检测的数据中提取可用的信息，供显示、记录、打印或描绘的系统。

在数据采集系统中，ADC(Analog-to-Digital Converter)即模拟/数字转换器是模拟量与数字量接口的关键部件。现实世界中的信号，如温度、声音、无线电波、或者图像等，都是模拟信号，需要转换成容易储存、进行编码、压缩、或滤波等处理的数字形式，模拟/数字转换器正是为此而诞生，发挥出不可替代的作用。目前，随着数字处理技术的飞速发展，在通讯、消费电器、工业与医疗仪器以及军工产品中，对高速ADC的需求越来越多。高速ADC的动态测试是进行ADC研究、新产品试制和开发，以及ADC生产与应用中不可缺少的一个重要手段。ADC的性能好坏直接影响整个系统指标的高低和性能好坏，从而使得ADC的性能测试变得十分重要。高速、高精度、低功耗、多通道是ADC未来的发展趋势。对于高速ADC来说，其动态特性格外重要，动态特性包括很多，如信噪比(SNR)、信噪谐波比(SINAD)、有效位数(ENOB)、总谐波失真(THD)等。因而精确地测试ADC的动态指标成为非常有意义的工作。对于实时信号处理机而言，ADC模块单元的大动态范围、高信噪比等显得尤为重要，这些性能将直接影响到后续的信号处理和检测。因此利用实时信号处理机本身的硬件平台，通过软件编程来实现对ADC的测试是一种高效、高精度的方法。

在现有技术中，目前ADC测试的方法主要分为静态测试和动态测试两种。其中静态测试可以利用主机和DAC(数字模拟转换器)配合ADC 单次转换来保证测试中的每个LSB的变化。其中动态测试目前基本都是利用函数信号发生器来产生正弦波，通过ADC采集正弦波的值进行测试，采用是用逻辑分析仪进行数据抓取。但是在现有技术存在以下两个问题：

1、ADC静态测试不能反映ADC的动态特性，而且随着ADC的采集速度越来越快，不能实时抓取采集的数据。

2、ADC动态测试利用逻辑分析仪进行数据抓取，分析数据非常费时费力，很容易丢数据。

3、高速ADC速度快导致数据实时存储困难，需要很多管脚的问题。

因而，如何解决现有ADC测试中高速ADC速度快导致数据实时存储困难的问题和需要很多管脚的问题，是目前本领域技术人员亟待解决的技术问题。

技术实现要素：

本实用新型的目的是提供一种ADC动态测试系统，实现解决现有ADC测试中高速ADC速度快导致数据实时存储困难的问题和需要很多管脚的问题。为了达到上述目的，本实用新型提供的技术方案如下：

一种ADC动态测试系统包括：ADC装置、测试控制装置和SRAM存储装置；其中，

所述ADC装置与测试控制装置通讯连接，接收模拟测试信号，根据预设的采样频率采样抓取所述模拟测试信号得到待测试数据，将所述待测试数据发送至所述测试控制装置；

所述测试控制装置与所述SRAM存储装置通讯连接，接收所述ADC装置发送的所述待测试数据，对所述待测试数据进行测试得到测试结果数据，将所述测试结果数据进行转换得到转换数据，将所述转换数据发送至所述SRAM存储装置，并发送控制指令至所述SRAM存储装置；

所述SRAM存储装置接收所述测试控制装置发送的所述转换数据，并存储所述转换数据，根据所述控制指令将存储的所述转换数据发送至所述测试控制装置。

本实用新型利用MCU(Micro Controller Unit，中文名称为微控制单元)和 SRAM(Static Random Access Memory，即静态随机存取存储器，它是一种具有静止存取功能的内存，不需要刷新电路即能保存它内部存储的数据)可构成简便且准确的测试系统，在ADC电路的后端利用SRAM将输出的测试结果数据采集保存起来，能够实现ADC高速采集数据并同时实时存储数据的目的，又不需要很多管脚，可以很好的解决管脚少且进行高速ADC动态测试以及数据存储问题。

进一步，所述ADC装置包括：采样器、转换器；

所述采样器与所述转换器通讯连接，根据所述预设的采样频率对所述模拟测试信号进行抓取采样，将所述采样的模拟测试信号发送至所述转换器；

所述转换器与所述测试控制装置通讯连接，接收所述采样器发送的所述采样的模拟测试信号，将所述采样的模拟测试信号进行转换得到所述待测试数据，将所述待测试数据进行特殊处理得到处理后的待测试数据，并将所述处理后的待测试数据发送至所述测试控制装置；

其中，所述特殊处理是将所述待测试数据在数据的最高位和最低位处分别添加特殊字符。

本实用新型利用采样器根据所述预设的采样频率，对所述模拟测试信号进行抓取采样，还利用转换器对所述待测试数据的最高位和最低位处分别添加特殊字符，比如数据头尾各加上AA XX XX 55来判断采样数据的正确性。

进一步，所述测试控制装置包括：测试器、控制器；

所述测试器分别与所述转换器和控制器通讯连接，接收所述转换器发送的所述处理后的待测试数据，对所述处理后的待测试数据进行测试得到测试结果数据，发送所述测试结果数据至所述控制器；

所述控制器与SRAM存储装置通讯连接，接收所述测试器发送的所述测试结果数据，对所述测试结果数据进行转换处理得到转换数据，发送所述转换数据至所述SRAM存储装置。

本实用新型利用测试器对所述处理后的待测试数据进行测试得到测试结果数据，还利用控制器对测试结果数据进行转换处理得到转换数据，并发送所述至所述SRAM存储装置，达到边测试边储存的目的。

进一步，所述SRAM存储装置包括：同步时钟、储存器；

所述同步时钟与所述测试控制装置通讯连接，通过串行外设接口接收所述测试控制装置发送的所述转换数据，输入与预设的数据传输频率同源的时钟信号，预设读写时隙；

所述储存器分别与所述同步时钟和所述测试控制装置通讯连接，通过数据接收端，同步接收所述测试控制装置发送的所述转换数据，将所述转换数据按照预设的读写时隙进行储存，并根据所述测试控制装置发送的所述控制指令将存储的所述转换数据发送至所述测试控制装置。

本实用新型利用同步时钟输入与所述预设的数据传输频率同源的时钟信号，利用储存器同步接收储存转换数据，将大量的测试结果数据储存起来，以便以后再获取相关时间段的测试结果数据进行分析判断。

进一步，所述储存器还包括：存储单元、封装单元；

所述存储单元通过串行外设接口与所述测试控制装置通讯连接，接收所述测试控制装置发送的所述转换数据，并将所述转换数据按照预设的读写时隙进行储存；

所述封装单元与所述存储单元通讯连接，将所述存储的转换数据根据时间先后顺序进行封装处理得到任意多个封装数据包，并将所述封装数据包发送至所述测试控制装置。

本实用新型利用封装单元将存储的转换数据进行封装处理得到任意多个封装数据包，能够减少储存占用的地址空间，同时还能够根据采样时间分别封装不同采样时间的测试结果数据，以便以后再获取相关时间段的测试结果数据进行分析判断。

进一步，所述的ADC动态测试系统，还包括：信号发生装置和分析显示仪；

所述信号发生装置与所述ADC装置通信连接，产生所述模拟测试信号，根据预设的信号输入频率输入所述模拟测试信号至所述ADC装置；

所述分析显示仪与所述测试控制装置通讯连接，接收所述测试控制装置发送的所述测试结果数据，并对所述测试结果数据进行分析显示。

本实用新型利用信号发生器提供用户测试所需要的模拟测试信号，利用分析显示仪能够对数据进行统计分析，以便于检索；或者把数据恢复成原来物理量的形式，以可输出的形态在输出设备上输出，例如打印，显示，绘图等，还能判断ADC装置是否合格，并利用不同的颜色给出警告、报警、错误。

进一步，所述测试控制装置分别与所述SRAM存储装置和所述分析显示仪通讯连接，接收所述封装单元发送的所述封装数据包，将所述封装单元发送的所述封装数据包发送至所述测试控制装置进行转换得到测试结果数据，将所述测试结果数据发送至所述分析显示仪。

本实用新型利用存储器根据时间先后顺序封装储存的封装数据包，提取用户需要的相关时间段的封装数据包，发送至控制器进行转换得到测试结果数据，将测试结果数据发送至分析显示仪进行分析。

进一步，所述测试控制装置与所述采样器通讯连接，判断信号采样周期是否达到预设的采集周期，当是则控制所述采样器停止采集测试信号；否则继续进行采集。

本实用新型利用测试控制装置判断信号采样周期是否达到7个周期，如果达到7个周期，那么ADC动态测试系统自动停止采样，当在需要检测ADC装置的动态特性时，再启动所述ADC动态测试系统，重新进行采样分析。

进一步，所述分析显示仪包括：接收器、判断器、显示器、报警器；

所述接收器与所述测试控制装置通讯连接，接收所述测试控制装置发送的所述测试结果数据，将所述测试结果数据发送至所述判断器；

所述判断器与所述接收器通讯连接，分析作图和/或分析作表后，判断所述测试结果数据是否与预设数据匹配，并得到匹配偏差，分别发送判断结果至所述显示器和报警器；

所述显示器与所述判断器通讯连接，若判断结果为匹配则显示采集的数据正确，否则根据所述匹配偏差和预设的匹配偏差颜色表显示采集的数据错误程度；

所述报警器与所述判断器通讯连接，若判断结果为不匹配则所述报警器进行报警提醒。

本实用新型分析显示仪一般是PC机，PC机能够对数据进行自动数据运算，从而统计分析，判断ADC装置是否合格根据统计分析的结果来作表和/或制图，并利用不同的颜色显示测试结果和报警。

进一步，所述预设的采样频率与所述预设的数据传输频率的频率的和值大于所述预设的信号输入频率。

本实用新型规定ADC采样频率+数据传输频率>ADC模拟测试信号输入频率，保证同步测试和储存。

附图说明

下面将以明确易懂的方式，结合附图说明优选实施方式，对一种ADC动态测试系统的上述特性、技术特征、优点及其实现方式予以进一步说明。

图1是本实用新型ADC动态测试系统的一个实施例的结构示意图；

图2是本实用新型ADC动态测试系统的另一个实施例的结构示意图；

图3是本实用新型ADC动态测试系统的又一实施例的结构示意图；

图4(a)是本实用新型ADC动态测试系统的再一实例的结构示意图；

图4(b)是本实用新型ADC动态测试系统的再一实例信号发生器和待测 ADC的硬件示意图；

图4(c)是本实用新型ADC动态测试系统的再一实例MCU控制器的硬件示意图；

图4(d)是本实用新型ADC动态测试系统的再一实例SRAM储存器的硬件示意图；

图4(e)是本实用新型ADC动态测试系统的再一实例同步串行的硬件示意图。

附图标号说明：

100ADC装置； 300SRAM存储装置；

110采样器； 310同步时钟；

120转换器； 320储存器；

200测试控制装置； 321存储单元；

210测试器； 322封装单元；

220控制器； 1信号发生器；

2待测ADC； 5PC机；

3MCU控制器； 6同步串行。

4SRAM储存器；

具体实施方式

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对照附图说明本实用新型的具体实施方式。显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。

为使图面简洁，各图中的只示意性地表示出了与本实用新型相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。

参照图1，本实用新型一种ADC动态测试系统的一个实施例包括：

一种ADC动态测试系统包括：ADC装置100、测试控制装置200和SRAM 存储装置300；其中，ADC装置100与测试控制装置200通讯连接，测试控制装置200与SRAM存储装置300通讯连接。

本实用新型实施例测试控制装置200和SRAM存储装置300构成简便且准确的测试系统，ADC装置100接收模拟测试信号，根据预设的采样频率采样抓取模拟测试信号得到待测试数据，将待测试数据发送至测试控制装置200，测试控制装置200接收ADC装置100发送的待测试数据，对待测试数据进行测试得到测试结果数据，将测试结果数据进行转换得到转换数据，将转换数据发送至SRAM存储装置300，并发送控制指令至SRAM存储装置300；SRAM存储装置300接收测试控制装置200发送的转换数据，并存储转换数据，根据控制指令将存储的转换数据发送至测试控制装置200。在ADC电路的后端利用SRAM将输出的测试结果数据采集保存起来，能够实现ADC高速采集数据并同时实时存储数据的目的，又不需要很多管脚，可以很好的解决管脚少且进行高速ADC动态测试以及数据存储问题。

参照图2，相对于上一个实施例，相同的部分在此不再赘述。本实用新型一种ADC动态测试系统的另一个实施例包括：

ADC装置100包括：采样器110、转换器120；采样器110与转换器120 通讯连接，转换器120与所述测试控制装置200通讯连接；

测试控制装置200包括：测试器210、控制器220；测试器210分别与转换器120和控制器220通讯连接，控制器220与SRAM存储装置300通讯连接；

SRAM存储装置300包括：同步时钟310、储存器320；同步时钟310与测试控制装置200通讯连接，储存器320分别与同步时钟310和测试控制装置 200通讯连接；

储存器320还包括：存储单元321、封装单元322；

存储单元321通过串行外设接口与测试器210通讯连接，封装单元322与存储单元321通讯连接。

本实用新型实施例中，采样器110根据所述预设的采样频率对模拟测试信号进行抓取采样，将采样的模拟测试信号发送至转换器120；转换器120接收采样的模拟测试信号，进行转换得到待测试数据，将待测试数据进行特殊处理得到处理后的待测试数据，并将处理后的待测试数据发送至测试控制装置200；其中，所述特殊处理是将所述待测试数据在数据的最高位和最低位处分别添加特殊字符。比如数据头尾各加上AA XX XX 55，当头部的AA和/或尾部的55 变为其他的字符，或者头部的AA和/或尾部的55产生遗漏字符和/或增加字符，那么判断采样数据的发生错误。

本实用新型实施例中，测试器210接收转换器120发送的处理后的待测试数据，对处理后的待测试数据进行测试得到测试结果数据，发送测试结果数据至控制器220；控制器220接收测试器210发送的测试结果数据，进行转换处理得到转换数据，发送转换数据至SRAM存储装置300。利用测试器210对所述处理后的待测试数据进行测试得到测试结果数据，还利用控制器220对测试结果数据进行转换处理得到转换数据，并发送所述至所述SRAM存储装置300，达到边测试边储存的目的。

本实用新型实施例中，同步时钟310通过串行外设接口接收测试控制装置 200发送的转换数据，输入与预设的数据传输频率同源的时钟信号，预设读写时隙；储存器320通过数据接收端，同步接收测试控制装置200发送的转换数据，将转换数据按照预设的读写时隙进行储存，并根据测试控制装置200发送的控制指令将存储的转换数据发送至测试控制装置200。利用同步时钟310输入与所述预设的数据传输频率同源的时钟信号，利用储存器320同步接收储存转换数据，将大量的测试结果数据储存起来，以便以后再获取相关时间段的测试结果数据进行分析判断。

本实用新型实施例中，存储单元321接收测试器210发送的转换数据，将转换数据按照预设的读写时隙进行储存；封装单元322将存储的转换数据根据时间先后顺序进行封装处理得到任意多个封装数据包，并将封装数据包发送至测试控制装置200。本实用新型利用封装单元322将存储的转换数据进行封装处理得到任意多个封装数据包，能够减少储存占用的地址空间，同时还能够根据采样时间分别封装不同采样时间的测试结果数据，以便以后再获取相关时间段的测试结果数据进行分析判断。

参照图3，相对于上一个实施例，相同的部分在此不再赘述。本实用新型一种ADC动态测试系统的又一个实施例包括：信号发生装置400和分析显示仪500，

分析显示仪500包括：接收器510、判断器520、显示器530、报警器540；

信号发生装置400与ADC装置100通信连接，分析显示仪500与测试控制装置200通讯连接；

接收器510与测试控制装置200通讯连接，判断器520与接收器510通讯连接，显示器530与判断器520通讯连接，报警器540与判断器520通讯连接。

本实用新型实施例中，信号发生装置400提供用户测试所需要的模拟测试信号，根据预设的信号输入频率输入模拟测试信号至ADC装置100；测试控制装置200分别与SRAM存储装置300和分析显示仪500通讯连接，接收所述封装单元321发送的封装数据包，将所述封装单元发送的封装数据包发送至测试控制装置200进行转换得到测试结果数据，将测试结果数据发送至分析显示仪 500。利用所述封装单元321根据时间先后顺序封装储存的封装数据包，提取用户需要的相关时间段的封装数据包，发送至测试控制装置200进行转换得到测试结果数据，将测试结果数据发送至分析显示仪500进行分析。ADC采样频率+数据传输频率>ADC模拟测试信号输入频率，保证同步测试和储存。分析显示仪500中的接收器510接收测试控制装置200发送的测试结果数据，将测试结果数据进行标记处理得到处理后测试结果数据，并将处理后测试结果数据发送至判断器520；判断器520分析作图和/或分析作表后，判断处理后测试结果数据是否与预设数据匹配，并得到匹配偏差，分别发送判断结果至显示器530 和报警器540；若判断结果为匹配，则显示器530显示采集的数据正确，若判断结果为不匹配，则显示器530根据匹配偏差和预设的匹配偏差颜色表显示采集的数据错误程度，报警器540进行报警提醒。测试控制装置200判断信号采样周期是否达到7个周期，当信号采样周期达到7个周期，控制采样器100停止采集测试信号，那么ADC动态测试系统自动停止采样；否则继续进行采集。当再次需要检测ADC装置100的动态特性时，再启动所述ADC动态测试系统，重新进行采样分析。

参照图4(a)，本实用新型一种ADC动态测试系统的一个实例包括：

信号发生器1、待测ADC2、MCU控制器3、SRAM储存器4、PC机5；

信号发生器1与待测ADC2单向通讯连接，MCU控制器3与待测ADC2 单向通讯连接，SRAM储存器4与MCU控制器3双向通讯连接，PC机5与 MCU控制器3单向通讯连接。

本实用新型实例中，参照图4(b)，从该硬件电路图可以看出，信号发生器1根据用户测试需要提供模拟测试信号，根据预设的信号输入频率从信号采集端口输入模拟测试信号至待测ADC2；参照图4(b)、图4(c)和图4(d)，从硬件电路图可以看出，MCU控制器3分别与待测ADC2和SRAM储存器4 通讯连接，对于高速数据采集系统，人们通常选择用FPGA、DSP等高速器件来实现的方法，这和MCU相比起来，其本钱较高。本实用新型实例中，利用的MCU控制器3是STM32F103VET6芯片，该STM32F103VET6芯片一边对待测ADC2的相关性能指标进行动态测试，同时将测试结果数据发送至SRAM 储存器4进行同步实时储存。ADC采样频率+数据传输频率>ADC模拟测试信号输入频率，保证同步测试和储存。STM32F103VET6芯片从SRAM储存器4 中提取用户需要的相关时间段的测试结果数据，通过同步串行通信的方式发送至PC机5，PC机5接收MCU控制器3发送的测试结果数据，判断测试结果数据是否与预设数据匹配，并得到匹配偏差，根据匹配偏差进行显示报警。本实例中，参照图4(e)，MCU控制器3将从SRAM储存器4提取采集的用户需要的相关时间段的测试结果数据通过串口发送至PC机5，使得使用的管脚数量大大减少，同时因为MCU控制器3芯片采用了STM32F103VET6芯片，使得本实例的采集测试速度也加快。本实用新型实例中，MCU控制器3判断信号采样周期是否达到7个周期，当信号采样周期达到7个周期，控制待测 ADC2停止采集测试信号，ADC动态测试系统自动停止采样；否则继续进行采集。当在需要检测ADC装置100的动态特性时，再启动所述ADC动态测试系统，重新进行采样分析。

应当说明的是，上述实施例均可根据需要自由组合。以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。