具备帧对齐功能的高速串并转换电路的制作方法

本发明涉及一种具备帧对齐功能的高速串并转换电路，属于高速串行通信系统技术领域。

背景技术：

随着集成电路性能的不断提高和通信技术的飞速发展，数据的通信和交换量越来越大，在实际系统中数据通信方案也日益繁杂，串行通信以其低成本、高传输距离、高传输速率的特性脱颖而出，串行通信的广泛应用使得高速串并转换电路成为通信系统中必不可少的一部分。

目前有使用数字调相电路实现串并转换的方案，但是专用数字调相芯片不够灵活，可编程数字调相芯片成本太高，并且数字调相电路引脚太多，无形中增加了设计的复杂性。比如，申请号201310685028.9的发明专利提出基于fpga的高速串并转换电路，通过对输入数字信号进行移相，用时钟上升沿采样数据，实现串并转换。

申请号201510727717.0的发明专利中，一种基于时钟调相的串并转换电路，没有帧对齐结构，如果数据网络和时钟网络做的不好，采样之后组帧容易产生错位，导致最后输出的并行数据发生错误。

技术实现要素：

本发明的目的是克服现有技术中存在的不足，提出一种具备帧对齐功能的高速串并转换电路，实现高速串行数据到并行数据的转换，其结构简单，使用灵活，可靠性高，能够满足高速串行通信系统中串并转换的要求。

按照本发明提供的技术方案，所述具备帧对齐功能的高速串并转换电路，包括时钟管理模块、串行数据采样及解串模块、帧对齐模块，所述时钟管理模块的输入端连接输入时钟，时钟管理模块的输出端分别连接串行数据采样及解串模块、帧对齐模块，串行数据采样及解串模块的输入端连接串行数据输入，串行数据采样及解串模块的输出端连接帧对齐模块；所述时钟管理模块用于产生串行数据采样及解串模块和帧对齐模块所需的各种相位的时钟；所述串行数据采样及解串模块对串行数据进行采样，利用时钟管理模块输出的时钟进行上升沿和下降沿的同步采样，并利用移位寄存器组帧成并行数据；所述帧对齐模块对前级的并行数据进行帧对齐，比对发送数据和组帧之后的并行数据，根据比对结果对并行数据进行移位重组，保证最终并行输出的准确性。

具体的，所述时钟管理模块中，两路时钟灵活可配，用于帧对齐模块的时钟根据帧速率产生相应时钟，用于采样的时钟能够配置成各种相位。

具体的，用于采样和解串时钟的相位由两个寄存器控制，第一寄存器控制相位分为四等份，第二寄存器在每一等份里又将相位分为256等份，控制这两个寄存器的值可以高精度覆盖时钟全相位，保证采样的正确性。

具体的，采样时钟相位点很多，为了选取最佳采样时钟，采取遍历算法，电路自动配置第一寄存器和第二寄存器，遍历所有相位点，从中选取最佳采样时钟。

具体的，所述时钟管理模块包括互相连接的pll模块和参数配置模块，pll模块是模拟电路，能够根据需求产生不同频率、不同相位的时钟，pll模块产生时钟a、时钟b两路时钟，时钟a提供给串行数据采样及解串模块，时钟b提供给帧对齐模块；其中时钟b的频率和相位根据实际要求是固定的，时钟a需要遍历0-2π各个相位，相位的遍历是通过参数配置模块实现的，两个寄存器能精准控制时钟相位的输出，第一寄存器实现粗调，将0-2π分为0-π/2，π/2-π，π-3π/2，3π/2-2π四个部分，第二寄存器实现精调，将上述四个部分再平均分为256等份，这样可以高精度遍历全部相位；参数配置模块中包含遍历使能信号，上电时遍历使能打开，时钟a开始相位遍历，直到串行数据采样及解串模块反馈采到正确数据，遍历使能关闭，时钟a输出不再变化。

具体的，所述串行数据采样及解串模块中包括互相连接的数据采样比对模块和移位寄存器，数据采样比对模块在数据采样的同时，比对采到的数据是否稳定，是否满足采样的建立保持时间，如果数据不稳定，时钟管理模块会产生一个不同相位的时钟，再次进行采样比对，如此重复，直到比对成功为止；为了用低频率时钟采样高频率数据，在时钟的上升沿和下降沿同时采样，采样之后的数据从低位进入移位寄存器，依次移位之后并行输出得到串转并的结果。

具体的，所述帧对齐模块中，首先串行数据要发送特定测试序列，帧对齐模块将得到前级并行数据的偏移值，根据偏移值来对并行数据进行移位重组，得到正确并行数据。

具体的，所述帧对齐模块包括互相连接的数据偏移获取模块和并行数据校准模块，工作流程如下，首先串行数据需要发送边界清晰的测试循环码，这些边界清晰的串行数据经过采样及串并转换之后输入到数据偏移获取模块，该模块将输入的并行数据与发送的正确循环码进行比对，得到串行数据偏移了几个采样周期的信息，并将该信息传输到后级的并行数据校准模块，并行数据校准模块会根据偏移值对并行数据进行移位重组，经过这个校准过程，完成了帧对齐的工作；得到正确数据之后，结束测试循环码的发送，开始发送正常通信数据。

本发明的优点：1、采样时钟高精度多相位，利用遍历相位的方法进行采样测试，选取最优相位，保证串行数据的正确采样。2、加入帧对齐模块，自动获取数据偏移，进行校准处理，保证最终并行数据的正确输出。3、利用时钟双沿采样技术，实现低频时钟对高频数据的采样。

附图说明

图1为本发明的结构框图。

图2为本发明时钟管理模块示意图。

图3为本发明串行数据采样及解串模块示意图。

图4为本发明帧对齐模块示意图。

图5为本发明数据采样示意图。

具体实施方式

下面结合具体附图对本发明作进一步说明。

本发明提供了一种具备帧对齐功能的高速串并转换电路，整体电路由三部分组成，如图1所示，分别为时钟管理模块100，串行数据采样及解串模块200，帧对齐模块300。所述时钟管理模块100的输入端连接输入时钟，时钟管理模块100的输出端分别连接串行数据采样及解串模块200、帧对齐模块300，串行数据采样及解串模块200的输入端连接串行数据输入，串行数据采样及解串模块200的输出端连接帧对齐模块300。三个部分协同工作实现高速串并转换功能，时钟管理模块100用于产生串行数据采样及解串模块200和帧对齐模块300所需的各种相位的时钟；所述串行数据采样及解串模块200对串行数据进行采样，利用时钟管理模块100输出的时钟进行上升沿和下降沿的同步采样，并利用移位寄存器组帧成并行数据；所述帧对齐模块300对前级的并行数据进行帧对齐，比对发送数据和组帧之后的并行数据，根据比对结果对并行数据进行移位重组，保证最终并行输出的准确性。下面分别对各个模块进行详细的介绍。

时钟管理模块100如图2所示，由互相连接的pll(锁相环)模块101和参数配置模块102组成，pll模块101是模拟电路，在实际应用情况中，根据项目不同需求pll模块101可以产生不同频率、不同相位的时钟，本模块产生两个时钟，时钟a提供给串行数据采样及解串模块，时钟b提供给帧对齐模块300。其中时钟b的频率和相位根据实际要求是固定的，时钟a需要遍历0-2π各个相位，保证能够采到正确的串行数据，相位的遍历是通过参数配置模块102实现的，两个寄存器可以精准控制时钟相位的输出，第一寄存器实现粗调，将0-2π分为0-π/2，π/2-π，π-3π/2，3π/2-2π四个部分，第二寄存器实现精调，可以将上述四个部分再平均分为256等份，这样可以高精度遍历全部相位，在各种应用场景下都能够准确采到串行数据的数值。参数配置模块102中包含遍历使能信号，上电时遍历使能打开，时钟a开始相位遍历，直到串行数据采样及解串模块200反馈采到正确数据，遍历使能关闭，时钟a输出不再变化。

串行数据采样及解串模块200如图3所示，包括互相连接的数据采样比对模块201和移位寄存器202，数据采样比对模块201接收串行数据，用时钟管理模块100产生的相位可变时钟a进行采样，同时还有一个比对电路，比对采到的数据是否稳定，是否满足采样的建立保持时间，如果数据不稳定，切换时钟a的相位，再次进行采样比对，如果数据稳定，则关闭时钟a的遍历使能，以当前时钟作为本模块的采样时钟。为了用低频率时钟采样高频率数据，本模块中采用双沿采样，即在时钟的上升沿和下降沿同时采样，采样之后的数据从低位进入移位寄存器202，依次移位之后并行输出得到串转并的结果。

帧对齐模块300如图4所示，包括互相连接的数据偏移获取模块301和并行数据校准模块302。串行数据进行采样的时候，如果时钟网络和数据网络没有对齐，在数据从串行到并行的转换中，可能出现比特错位的问题。如图5所示，采样时钟上升沿和下降沿同时采样，根据采样时钟和并行处理时钟的频率关系可以看出，此时串行数据转化为4位并行数据输出，如果数据网络和时钟网络理想，采样之后串并转换结果为ee，ee，如果串行数据延迟了一个采样周期，转换出的并行数据变为77，77，如果串行数据提前了一个采样周期，转换出来的并行数据为dd，dd。这种情况是数据提前或延后一个采样时刻，如果情况比较恶劣，还会差两个甚至三个采样周期，这样转换出来的并行数据是错误的，传输到后级系统中会产生不可预期的后果，为了保证最后转换结果的正确性，帧对齐模块300在系统中必不可少。

帧对齐模块300的工作流程如下，首先串行数据需要发送边界清晰的测试循环码，比如ee、cc等，这些边界清晰的串行数据经过采样及串并转换之后输入到图4中的数据偏移获取模块301，这个模块将输入的并行数据与发送的正确循环码进行比对，比如图5中，输入的循环码为ee，如果数据提前一个采样周期，输入到数据偏移模块的数据为dd，与ee进行比较，电路得到串行数据提前一个采样周期的信息，将信息传输到后级并行数据校准模块302，并行数据校准模块302会将前一个并行数据的最低位和后一个并行数据的高三位进行重组拼成并行数据，经过这个校准过程，输入的dd最后转换为ee输出，完成了帧对齐的工作。本模块对于不同的偏移可以自动获取并进行校准，保证最后正确数据的输出，得到正确数据之后，结束测试循环码的发送，开始发送正常通信数据，此时已经可以保证最后并行输出的正确性了。