本发明属于寄存器文件存储阵列写单元的抗辐照设计领域，特别涉及一种抗单粒子翻转SEU(Single Event Upset)的寄存器文件存储阵列写单元。
背景技术：
随着数字集成电路的发展和应用，集成电路的规模越来越大，复杂度愈来愈高，芯片的可靠性设计显得尤为重要。特别当某些特殊芯片的工作环境存在大量辐射时，电路设计的抗辐照加固成为必然的考虑因素，而寄存器文件作为CPU内核核心部件单元，其抗辐照功能的实现更是亟待解决。
单粒子翻转SEU(Single Event Upset)是FPGA中的一种容错技术。当具有足够转移能量的带电粒子击中芯片时，就有可能发生单粒子效应，从而引发信息丢失、功能失效等系统故障。瞬时效应主要导致存储单元中的位翻转，也称为单粒子翻转。
寄存器文件是一种极端静态随机存储器SRAM(Static Random Access Memory)，具有端口数目多、速度快、面积小等优点。SRAM作为CPU内核中的数据通路上的核心部件，为算术逻辑等功能部件提供并保存数据，其读、写操作关键电路的可靠性至关重要。
抗辐照是当前电路可靠性设计的一大技术热点。随着工艺尺寸的日臻缩小，寄存器文件电路在提高芯片性能方面的作用日益显著，抗辐照寄存器文件写存储位片单元的实现方法随之成为寄存器文件设计中的一个热点和难点，而现有技术中缺乏成熟的、可靠的抗辐照寄存器文件写存储位片单元。
技术实现要素：
针对上述缺陷，本发明提出了一种抗单粒子翻转的寄存器文件存储阵列写单元，该写单元包含6个写端口，它可以在单粒子轰击下正常工作，存储数据不会发生错误翻转。
本发明提出的抗单粒子翻转的寄存器文件存储阵列写单元由6选1多路选择单元、双稳态单元、12管双端写加固单元、双端写加固使能产生单元、第五反相器及第六反相器组成，所述6选1多路选择单元的输入端口作为所述存储阵列写单元的输入端口，所述6选1多路选择单元的输出端口bit和bit_n与所述双稳态单元的输入端口连接，所述双稳态单元的输出端口与所述第五反相器的输入端口连接，所述双稳态单元的输出端口、所述第五反相器的输出端口和所述双端写加固使能产生单元的输出端口同时与所述12管双端写加固单元的输入端口连接，所述12管双端写加固单元的输出端口连接至所述第六反相器的输入端口，所述第六反相器的输出端口作为所述存储阵列写单元的输出端口。
更进一步地，所述存储阵列写单元具有12个输入端口和1个输出端口，所述12个输入端口分别连接输入信号w0_wl、w0_bl、w1_wl、w1_bl、w2_wl、w2_bl、w3_wl、w3_bl、w4_wl、w4_bl、w5_wl、w5_bl，其中，w0_wl、w1_wl、w2_wl、w3_wl、w4_wl和w5_wl为写字线，w0_bl、w1_bl、w2_bl、w3_bl、w4_bl和w5_bl为写位线，所述输出端口的输出信号为bit_bf，作为写入存储单元的数据。
更进一步地，所述6选1多路选择单元包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管和第十八NMOS管；第一NMOS管的栅极Ng1、第二NMOS管的栅极Ng2连接输入信号w0_wl，第一NMOS管的源极Ns1、第三NMOS管的栅极Ng3连接输入信号w0_bl，第二NMOS管的源极Ns2与第三NMOS管的漏极Nd3相连接，第一NMOS管的漏极Nd1连接到输出端口bit_n，第二NMOS管的漏极Nd2连接到输出端口bit，第三NMOS管的源极Ns3连接到GND；第四NMOS管的栅极Ng4、第五NMOS管的栅极Ng5连接输入信号w1_wl，第四NMOS管的源极Ns4、第六NMOS管的栅极Ng6连接输入信号w1_bl，第五NMOS管的源极Ns5与第六NMOS管的漏极Nd6相连接，第四NMOS管的漏极Nd4连接到输出端口bit_n，第五NMOS管的漏极Nd5连接到输出端口bit，第六NMOS管的源极Ns6连接到GND；第七NMOS管的栅极Ng7、第八NMOS管的栅极Ng8连接输入信号w2_wl，第七NMOS管的源极Ns7、第九NMOS管的栅极Ng9连接输入信号w2_bl，第八NMOS管的源极Ns8和第九NMOS管的漏极Nd9相连接，第七NMOS管的漏极Nd7连接到输出端口bit_n，第八NMOS管的漏极Nd8连接到输出端口bit，第九NMOS管的源极Ns9连接到GND；第十NMOS管的栅极Ng10、第十一NMOS管的栅极Ng11连接输入信号w3_wl，第十NMOS管的源极Ns10、第十二NMOS管的栅极Ng12连接输入信号w3_bl，第十一NMOS管的源极Ns11和第十二NMOS管的漏极Nd12相连接，第十NMOS管的漏极Nd10连接到输出端口bit_n，第十一NMOS管的漏极Nd11连接到输出端口bit，第十二NMOS管的源极Ns12连接到GND；第十三NMOS管的栅极Ng13、第十四NMOS管的栅极Ng14连接输入信号w4_wl，第十三NMOS管的源极Ns13、第十五NMOS管的栅极Ng15连接输入信号w4_bl，第十四NMOS管的源极Ns14和第十五NMOS管的漏极Nd15相连接，第十三NMOS管的漏极Nd13连接到输出端口bit_n，第十四NMOS管的漏极Nd14连接到输出端口bit，第十五NMOS管的源极Ns15连接到GND；第十六NMOS管的栅极Ng16、第十七NMOS管的栅极Ng17连接输入信号w5_wl，第十六NMOS管的源极Ns16、第十八NMOS管的栅极Ng18连接输入信号w5_bl，第十七NMOS管的源极Ns17与第十八NMOS管的漏极Nd18相连接，第十六NMOS管的漏极Nd16连接到输出端口bit_n，第十七NMOS管的漏极Nd17连接到输出端口bit，第十八NMOS管的源极Ns18连接到GND。
更进一步地，所述双稳态单元由一对交叉耦合的第一反相器和第二反相器组成，所述第一反相器的输出端口ZN连接至所述第二反相器的输入端口I，所述第二反相器的输出端口ZN连接至所述第一反相器的输入端口I，所述第一反相器的所述输入端口I连接至所述6选1多路选择单元的输出端口bit，所述第一反相器的所述输出端口ZN连接至所述6选1多路选择单元的输出端口bit_n。
更进一步地，所述双稳态单元生成输出信号BL，所述第五反相器生成输出信号所述双端写加固使能产生单元生成输出信号WL；所述12管双端写加固单元由第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管和第二十八NMOS管组成；其中，第二十五NMOS管的漏极Nd25连接第三PMOS管的源极Ps3与第四PMOS管的栅极Pg4并形成节点X1，所述节点X1连接至第二十一NMOS管的漏极Nd21及第二十八NMOS管的栅极Ng28；第二十六NMOS管的漏极Nd26连接第四PMOS管的源极Ps4与第五PMOS管的栅极Pg5并形成节点X2，所述节点X2连接至第二十二NMOS管的漏极Nd22及第二十五NMOS管的栅极Ng25；第二十七NMOS管的漏极Nd27连接第五PMOS管的源极Ps5与第六PMOS管的栅极Pg6并形成节点X3，所述节点X3连接至第二十三NMOS管的漏极Nd23及第二十六NMOS管的栅极Ng26；第二十八NMOS管的漏极Nd28连接第六PMOS管的源极Ps6与第三PMOS管的栅极Pg3并形成节点X4，所述节点X4连接至第二十四NMOS管的漏极Nd24及第二十七NMOS管的栅极Ng27；所述第二十一NMOS管、第二十二NMOS管、第二十三NMOS管和第二十四NMOS管的栅极Ng21、Ng22、Ng23和Ng24共同连接至所述双端写加固使能产生单元的输出信号WL；第二十一NMOS管和第二十三NMOS管的源极Ns21和Ns23连接端口；第二十二NMOS管的源极Ns22、第二十四NMOS管的源极Ns24连接至所述第五反相器的输出信号；第二十五NMOS管、第二十六NMOS管、第二十七NMOS管和第二十八NMOS管的源极Ns25、Ns26、Ns27和Ns28均接GND；第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管的漏极Pd3、Pd4、Pd5和Pd6均接VDD；所述节点X2和所述节点X4连接作为所述12管双端写加固单元的输出端口产生输出信号Q1。
更进一步地，所述双端写加固使能产生单元包括第一两输入或非门、第二两输入或非门、第三两输入或非门、第一三输入与非门、第三反相器和第四反相器，所述第一两输入或非门的输入端口连接输入信号w0_wl、w1_wl，所述第二两输入或非门的输入端口连接输入信号w2_wl、w3_wl，所述第三两输入或非门的输入端口连接输入信号w4_wl、w5_wl，所述第一两输入或非门、第二两输入或非门和第三两输入或非门的输出端口分别连接至所述第一三输入与非门的输入端口A、B、C，所述第一三输入与非门的输出端口ZN连接至所述第三反相器的输入端口，所述第三反相器的输出端口连接至所述第四反相器的输入端口，所述第四反相器的输出端口产生所述双端写加固使能产生单元的输出信号WL。
本发明提出的抗单粒子翻转的寄存器文件存储阵列写单元使用了电路级加固技术，增加了双端写加固使能产生单元和12管双端写加固单元，实现了抗单粒子翻转的多端口寄存器文件的写存储单元。其中，12管双端写加固单元不存在静态功耗，可保证数据在辐射环境下发生单粒子攻击时不会发生翻转。本发明使用耦合的方式防止SEU，同时在版图设计将存储相同值的节点进行交叉布局，防止发生电荷共享，影响加固效果。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是抗单粒子翻转的寄存器文件存储阵列写单元的结构图。
图2是6选1多路选择单元的结构图。
图3是双稳态单元的结构图。
图4是12管双端写加固单元的结构图。
图5是双端写加固使能产生单元的结构图。
具体实施方式
本发明是一种具有抗单粒子翻转的寄存器文件存储单元阵列写单元，以下将结合说明书附图进一步阐述本发明。
图1为抗单粒子翻转的寄存器文件存储阵列写单元的结构图，由6选1多路选择单元、双稳态单元、12管双端写加固单元、双端写加固使能产生单元、第五反相器及第六反相器组成。所述6选1多路选择单元的输入端口作为所述存储阵列写单元的输入端口，所述6选1多路选择单元的输出端口bit和bit_n与所述双稳态单元的输入端口连接，所述双稳态单元的输出端口与所述第五反相器的输入端口连接，所述双稳态单元的输出端口、所述第五反相器的输出端口和所述双端写加固使能产生单元的输出端口同时与所述12管双端写加固单元的输入端口连接，所述12管双端写加固单元的输出端口连接至所述第六反相器的输入端口，所述第六反相器的输出端口作为所述存储阵列写单元的输出端口。
本发明抗单粒子翻转的寄存器文件存储阵列写单元有12个输入端口和1个输出端口。12个输入端口分别连接输入信号w0_wl、w0_bl、w1_wl、w1_bl、w2_wl、w2_bl、w3_wl、w3_bl、w4_wl、w4_bl、w5_wl、w5_bl，12个输入端口共6对，每对包含一根写字线、一根写位线；输出端口的输出信号为bit_bf，其值为写入存储单元的数据。
图2是本发明的6选1多路选择单元的结构图，总共有12个输入端口和2个输出端口，12个输入端口为6对写端口的字线和位线，2个输出端口为bit和bit_n，其中bit、bit_n为一对互为反相的数据信号，该逻辑实现6个写端口选1，即在某一根写字线有效时选择对应的写位线上的数据，输出到bit、bit_n端口。6选1单元是通过3个NMOS管组成的写单元结构来实现的，版图更加紧凑，在同一拍内w0_wl～w5_wl只有一根写字线为高，选择相应的写位线上的数据w0_bl～w5_bl其中一个写进双稳态单元。
如图2所示，由6个相同的单元组成，每个单元包含3个NMOS管。以输入信号w0_wl、w0_bl对应的单元为例，其包含第一NMOS管、第二NMOS管和第三NMOS管。当写字线w0_wl有效时候，第一NMOS管及第二NMOS管导通，若写位线w0_bl为“0”，则在正确的写过程中bit_n通过第一NMOS管放电，从而bit_n为“0”；若写字线w0_bl为“1”，则第三NMOS管导通，bit通过第二NMOS、第三NMOS放电，从而bit为“0”。该单元中第一NMOS管的栅极Ng1、第二NMOS管的栅极Ng2连接输入信号w0_wl，第一NMOS管的源极Ns1、第三NMOS管的栅极Ng3连接输入信号w0_bl，第二NMOS管的源极Ns2与第三NMOS管的漏极Nd3相连接，第一NMOS管的漏极Nd1连接到输出端bit_n，第二NMOS管的漏极Nd2连接到输出bit，第三NMOS管的源极Ns3连接到GND；同样，第四NMOS管的栅极Ng4、第五NMOS管的栅极Ng5连接输入信号w1_wl，第四NMOS管的源极Ns4、第六NMOS管栅极Ng6连接输入信号w1_bl，第五NMOS管的源极Ns5与第六NMOS管的漏极Nd6相连接，第四NMOS管的漏极Nd4连接到输出端口bit_n，第五NMOS管的漏极Nd5连接到输出端口bit，第六NMOS管的源极Ns6连接到GND；第七NMOS管的栅极Ng7、第八NMOS管的栅极Ng8连接输入信号w2_wl，第七NMOS管的源极Ns7、第九NMOS管的栅极Ng9连接输入信号w2_bl，第八NMOS管的源极Ns8和第九NMOS管的漏极Nd9相连接，第七NMOS管的漏极Nd7连接到输出端口bit_n，第八NMOS管的漏极Nd8连接到输出端口bit，第九NMOS管的源极Ns9连接到GND；第十NMOS管的栅极Ng10、第十一NMOS管的栅极Ng11连接输入信号w3_wl，第十NMOS管的源极Ns10、第十二NMOS管栅极Ng12连接输入信号w3_bl，第十一NMOS管的源极Ns11和第十二NMOS管的漏极Nd12相连接，第十NMOS管的漏极Nd10连接到输出端口bit_n，第十一NMOS管的漏极Nd11连接到输出端口bit，第十二NMOS管的源极Ns12连接到GND；第十三NMOS管的栅极Ng13、第十四NMOS管的栅极Ng14连接输入信号w4_wl，第十三NMOS管的源极Ns13、第十五NMOS管的栅极Ng15连接输入信号w4_bl，第十四NMOS管的源极Ns14和第十五NMOS管的漏极Nd15相连接，第十三NMOS管的漏极Nd13连接到输出端口bit_n，第十四NMOS管的漏极Nd14连接到输出端口bit，第十五NMOS管的源极Ns15连接到GND；第十六NMOS管的栅极Ng16、第十七NMOS管的栅极Ng17连接输入信号w5_wl，第十六NMOS管的源极Ns16、第十八NMOS管的栅极Ng18连接输入信号w5_bl，第十七NMOS管的源极Ns17与第十八NMOS管的漏极Nd18相连接，第十六NMOS管的漏极Nd16连接到输出端口bit_n，第十七NMOS管的漏极Nd17连接到输出端口bit，第十八NMOS管的源极Ns18连接到GND。
图3是本发明的双稳态单元的结构图，它是由一对交叉耦合的第一反相器、第二反相器首尾连接组成，第一反相器的输出端口ZN连接至第二反相器的输入端口I，第二反相器的输出端口ZN连接至第一反相器的输入端口I，构成正反馈静态存储器件，有两个稳定状态，分别代表0和1。在不存在任何触发的情形下，电路保持在单个状态，可用做存储器，用来存放1或0。该双稳态单元中输出端口bit的输出信号作为输入信号，输出端口bit_n的输出信号为双向输出信号，即输出端口bit和bit_n的输出信号均可作为输入信号。双稳态单元的输出信号为BL，输出信号BL经过图1中第五反相器反相后产生输出信号输出信号BL和输出信号作为12管双端写加固单元的两个输入信号。
图4是本发明的12管双端写加固单元的结构图，其输入信号为双稳态单元的输出信号BL、第五反相器的输出信号双端写加固使能产生单元的输出信号WL，以及1个输出信号Q1。所述12管双端写加固单元由第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管和第二十八NMOS管组成；其中，第二十五NMOS管的漏极Nd25连接第三PMOS管的源极Ps3与第四PMOS管的栅极Pg4并形成节点X1，所述节点X1连接至第二十一NMOS管的漏极Nd21及第二十八NMOS管的栅极Ng28；第二十六NMOS管的漏极Nd26连接第四PMOS管的源极Ps4与第五PMOS管的栅极Pg5并形成节点X2，所述节点X2连接至第二十二NMOS管的漏极Nd22及第二十五NMOS管的栅极Ng25；第二十七NMOS管的漏极Nd27连接第五PMOS管的源极Ps5与第六PMOS管的栅极Pg6并形成节点X3，所述节点X3连接至第二十三NMOS管的漏极Nd23及第二十六NMOS管的栅极Ng26；第二十八NMOS管的漏极Nd28连接第六PMOS管的源极Ps6与第三PMOS管的栅极Pg3并形成节点X4，所述节点X4连接至第二十四NMOS管的漏极Nd24及第二十七NMOS管的栅极Ng27；所述第二十一NMOS管、第二十二NMOS管、第二十三NMOS管和第二十四NMOS管的栅极Ng21、Ng22、Ng23和Ng24共同连接至所述双端写加固使能产生单元的输出信号WL；第二十一NMOS管的源极Ns21和第二十三NMOS管的源极Ns23连接至所述第五反相器的输出信号第二十二NMOS管的源极Ns22、第二十四NMOS管的源极Ns24连接至所述双稳态单元的输出信号BL；第二十五NMOS管、第二十六NMOS管、第二十七NMOS管和第二十八NMOS管的源极Ns25、Ns26、Ns27和Ns28均接GND；第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管的漏极Pd3、Pd4、Pd5和Pd6均接VDD；所述节点X2和所述节点X4连接作为所述12管双端写加固单元的输出端口产生输出信号Q1。
其中，输出信号BL、是一对相位相反的位线数据信号、输出信号WL是字线使能信号，WL连接的4个NMOS管为读写管。虽然此结构相比6管普通单元面积增加了一倍，但并没有静态功耗。下面介绍其加固原理：假设节点X1、X2、X3、X4的初始状态分别为0、1、0、1，当粒子轰击第二十六NMOS管时，节点X2将被拉低为0，而节点X3点也将通过第五PMOS管被上拉至1，第二十五NMOS管和第六PMOS管截止，第三PMOS管和第二十八NMOS管也会保持截止状态不变，节点X1和X4的状态不变，因此节点X1、X4的状态保持为0，1。这两个节点X1、X4的值会反馈给轰击节点，给被轰击节点补充电流，同时由于上拉PMOS管的作用，当粒子轰击电离产生的电荷被收集完成之后，节点X2和X3会重新恢复到1、0，从而抑制翻转。
图5是本发明的双端写加固使能产生单元的结构图，所述双端写加固使能产生单元包括第一两输入或非门、第二两输入或非门、第三两输入或非门、第一三输入与非门、第三反相器和第四反相器，所述第一两输入或非门的输入端口连接输入信号w0_wl、w1_wl，所述第二两输入或非门的输入端口连接输入信号w2_wl、w3_wl，所述第三两输入或非门的输入端口连接输入信号w4_wl、w5_wl，所述第一两输入或非门、第二两输入或非门和第三两输入或非门的输出端口分别连接至所述第一三输入与非门的输入端口A、B、C，所述第一三输入与非门的输出端口ZN连接至所述第三反相器的输入端口，所述第三反相器的输出端口连接至所述第四反相器的输入端口，所述第四反相器的输出端口产生所述双端写加固使能产生单元的输出信号WL。该单元实现6个写字线信号的或逻辑，即当有任何一个写字线有效时，输出信号WL为1。
以上仅是本发明的优选实施方式。本发明的保护范围并不仅局限于上述实施例，不仅是6写端口的寄存器文件，同时包含所有多端口不同容量规格的寄存器文件，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。