一种基于SET检测的抗辐射触发器电路的制作方法

本发明涉及抗辐射电路的设计，具体是涉及一种基于set检测的抗辐射触发器电路。

背景技术：

随着集成电路制造工艺的进步、器件尺寸的缩小和工作速度的提升,辐射对电路的影响也变得越来越严重。辐射对数字电路的主要影响体现为单粒子效应(singleeventeffect,see)和总剂量效应(totalionizingdose,tid),随着深亚微米mos器件成为主流,尤其是mos电路的工艺节点达到65nm以下时，单粒子效应已经成为影响mos器件最主要的辐射效应。单粒子效应主要分为单粒子瞬态(singleeventtransient,set)和单粒子翻转(singleeventupset,seu)。

在辐射环境下，mos集成电路被高能的带电粒子轰击。当带电粒子轰击到原本截止的mos管漏区时，由于高能带电粒子的能量传递，短时间内会产生大量可以自由移动的载流子，即空穴和电子，从而使原本截止的mos管导通，从而改变器件的输出电平。由于高能粒子产生的载流子随时间推移会很快复合或泄放并回到轰击前的载流子浓度状态，因此被击中的mos管会有一个从截止到导通到再截止的过程，反映在mos管输出上，就会产生一个正脉冲或负脉冲的波形。这种瞬态的脉冲效应称作单粒子瞬态。对于组合逻辑电路来说，单粒子瞬态效应会影响电路的输出。而在时序电路中，当单粒子瞬态产生的正脉冲或负脉冲被触发器或其他存储电路接收，或者电路的存储部分直接被高能粒子击中而产生翻转，由于电路的记忆功能，使得这种翻转无法恢复，从而使整个电路的输出产生错误，这种效应称作单粒子翻转。

无论是单粒子瞬态效应还是单粒子翻转效应都会影响电路的正常工作，因此有必要对辐射环境下工作的mos集成电路进行加固（radiationharden）。目前在触发器结构上主要使用dice结构进行加固以减少单粒子翻转的影响，而对数据端输入的单粒子瞬态一般使用c单元电路进行滤波，但使用c单元电路进行滤波时，触发器的建立时间也随之增大，造成整个电路的时序性能恶化，工作频率下降。

技术实现要素：

本发明的目的在于提供一种基于set检测的抗辐射触发器电路，该抗辐射触发器电路克服了现有技术的不足，缩短了触发器的建立时间，整个电路的时序性能得到了很大改善，提高了电路的工作频率。

为达到上述目的，本发明解决其技术问题所采用的技术方案是：一种基于set检测的抗辐射触发器电路，其特征在于：所述抗辐射触发器电路包括时钟反相器链电路、d输入反相器链电路、置位复位信号产生电路、主dice锁存电路和从dice锁存电路；外部的时钟信号ck分别输入到时钟反相器链电路和置位复位信号产生电路，外部的时钟信号ck经时钟反相器链电路生成二路同相时钟信号bclk1、bclk2和二路反相时钟信号nclk1、nclk2；外部数据信号d分别输入到d输入反相器链电路和置位复位信号产生电路，外部数据信号d经d输入反相器链电路生成二路数据信号d1、d2；时钟信号ck、数据信号d、d输入反相器链电路生成二路数据信号d1、d2和二路反相时钟信号nclk1和nclk2以及一路同相时钟信号bclk2经置位复位信号产生电路后输出置位信号sn和复位信号r；数据信号d、二路同相时钟信号bclk1、bclk2、二路反相时钟信号nclk1、nclk2和一路数据信号d2以及置位信号sn和复位信号r输入到主dice锁存电路，经主dice锁存电路后输出二路数据信号m1、m2；二路同相时钟信号bclk1和bclk2、二路反相时钟信号nclk1和nclk2、置位信号sn和复位信号r以及主dice锁存电路输出的二路数据信号m1和m2均输入到从dice锁存电路，然后经从dice锁存电路后输出数据信号q；

所述时钟反相器链电路是由6个pmos管pm1、pm2、pm3、pm4、pm5、pm6和6个nmos管nm1、nm2、nm3、nm4、nm5、nm6组成；所述pm1和nm1、pm2和nm2、pm3和nm3、pm4和nm4、pm5和nm5、pm6和nm6分别构成一反相器，所述时钟信号ck与反相器pm1和nm1的输入端连接，经反相器pm1和nm1后产生反相时钟信号nclk1；所述反相器pm2和nm2的输入端与反相器pm1和nm1的输出端连接，经反相器pm2和nm2后产生同相时钟信号bclk1；所述反相器pm3和nm3的输入端与时钟信号ck连接，输出端与反相器pm4和nm4的输入端连接，所述反相器pm5和nm5的输入端与反相器pm4和nm4的输出端连接，其输出端与反相器pm6和nm6的输入端连接，时钟信号ck经反相器pm3和nm3、pm4和nm4、pm5和nm5后产生反相时钟信号nclk2，再经反相器pm6和nm6后产生同相时钟信号bclk2；

所述d输入反相器链电路是由2个pmos管pm7、pm8和2个nmos管nm7、nm8、组成；所述pm7和nm7、pm8和nm8分别构成一反相器；所述数据信号d与反相器pm7和nm7的输入端连接，经反相器pm7和nm7后产生数据信号d1；所述反相器pm8和nm8的输入端与反相器pm7和nm7的输出端连接，经反相器pm8和nm8后产生数据信号d2；

所述置位复位信号产生电路是由10个pmos管pm9、pm10、pm11、pm12、pm13、pm14、pm15、pm16、pm17、pm18和10个nmos管nm9、nm10、nm11、nm12、nm13、nm14、nm15、nm16、nm17、nm18组成；所述pm9和nm9的栅极与时钟信号ck的输出端连接；所述pm10和nm10的栅极与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，所述pm11和nm11的栅极与d输入反相器链电路生成的数据信号d2的信号输出端连接，所述pm12和nm12的栅极与d输入反相器链电路生成的数据信号d1的信号输出端连接，所述pm13和nm13的栅极外接数据信号d；所述pm9、pm10、pm11、pm12、pm13的源极均外接电源；所述pm9、pm10、pm11、pm12、pm13的漏极均与置位复位信号产生电路的置位信号sn的信号输出端连接；所述nm9的漏极与pm13的漏极连接，nm9的源极与nm10的漏极相连，nm10的源极与nm11的漏极相连，nm11的源极与nm12的漏极相连，nm12的源极与nm13的漏极相连，nm13的源极接地；所述pm14和nm18的栅极与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接；所述pm15和nm17的栅极与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接，所述pm16和nm16的栅极与d输入反相器链电路生成的数据信号d2的信号输出端连接，所述pm17和nm15的栅极与d输入反相器链电路生成的数据信号d1的信号输出端连接，所述pm18和nm14的栅极外接数据信号d；所述pm14的源极均外接电源；所述pm14的漏极与pm15的源极连接，pm15的漏极与pm16的源极连接，所述pm16的漏极与pm17的源极连接，pm17的漏极与pm18的源极连接，所述pm18的漏极与nm18的漏极连接，所述nm14、nm15、nm16、nm17、nm18的漏极均与置位复位信号产生电路的复位信号r的信号输出端连接；所述nm14、nm15、nm16、nm17、nm18的源极均接地；

所述主dice锁存电路是由16个pmos管pm19、pm20、pm21、pm22、pm23、pm24、pm25、pm26、pm27、pm28、pm29、pm30、pm31、pm32、pm33、pm34和18个nmos管nm19、nm20、nm21、nm22、nm23、nm24、nm25、nm26、nm27、nm28、nm29、nm30、nm31、nm32、nm33、nm34、nm35、nm36以及二个传输门tm1、tm2组成；所述pm19的栅极外接数据信号d，并与nm19的栅极相连，pm19的源极外接电源，漏极与pm20的源极相接；所述pm20的栅极与时钟反相器链电路生成的同相时钟信号bclk1的信号输出端连接，pm20的漏极分别与nm20的漏极、pm25的栅极、pm24和nm24的漏极、nm30的栅极相连；所述nm20的栅极与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接，其源极与nm19的漏极相连；所述pm21的栅极外接数据信号d2，并与nm22的栅极相连，pm21的源极外接电源，漏极与pm22的源极相接；所述pm22的栅极与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接，pm22的漏极分别与nm21的漏极、nm26的栅极、pm29的栅极、pm28和nm28的漏极相连；所述nm21的栅极与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，其源极与nm22的漏极相连；所述pm23的栅极分别与pm30和nm30的漏极、pm32和nm32的漏极、nm27的栅极相连，pm23的源极外接电源，漏极与pm24的源极相接；所述pm24的栅极与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接，pm24的漏极分别与nm24的漏极相连；所述nm24的栅极与时钟反相器链电路生成的同相时钟信号bclk1的信号输出端连接，其源极与nm23的漏极相连；所述nm23的栅极分别与pm27的栅极、pm26和nm26的漏极、pm31和nm31的漏极相连；所述pm25的源极外接电源，pm25的漏极与pm26的源极相连；所述pm26的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，pm26的漏极分别与nm26的漏极连接；所述nm26的源极与nm25的漏极连接，所述nm25的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述pm27的源极外接电源，pm27的漏极分别与pm28的源极相连；所述pm28的栅极与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，pm28的漏极分别与nm28的漏极连接；所述nm28的栅极与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接，其源极与nm27的漏极连接；所述pm29的源极外接电源，pm29的漏极与pm30的源极相连；所述pm30的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，pm30的漏极分别与nm30的漏极连接；所述nm30的源极与nm29的漏极连接，所述nm29的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述pm31的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接，其源极外接电源，漏极分别与nm31的漏极、传输门tm1的左侧数据输入端口连接；所述nm31的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述pm33的栅极和nm34的栅极均与置位复位信号产生电路的置位信号sn的信号输出端连接，pm33的源极外接电源，其漏极分别与传输门tm1的右侧数据输出端口、nm34的漏极连接；所述nm34的源极与nm33的漏极连接，所述nm33的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述pm33的漏极输出一路数据信号m1至从dice锁存电路；所述pm32的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接，其源极外接电源，漏极分别与nm32的漏极、传输门tm2的左侧数据输入端口连接；所述nm32的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述pm34的栅极和nm36的栅极均与置位复位信号产生电路的置位信号sn的信号输出端连接，pm34的源极外接电源，其漏极分别与传输门tm2的右侧数据输出端口、nm36的漏极连接；所述nm36的源极与nm35的漏极连接，所述nm35的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述pm34的漏极输出另一路数据信号m2至从dice锁存电路；所述nm19、nm22、nm23、nm25、nm27、nm29、nm31、nm32、nm33、nm35的源极均接地；所述传输门tm1的反相控制端与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接，传输门tm1的同相控制端与时钟反相器链电路生成的同相时钟信号bclk1的信号输出端连接，所述传输门tm2的反相控制端与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，传输门tm2的同相控制端与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接；

所述从dice锁存电路是由10个pmos管pm35、pm36、pm37、pm38、pm39、pm40、pm41、pm42、pm43、pm44和10个nmos管nm37、nm38、nm39、nm40、nm41、nm42、nm43、nm44、nm45、nm46组成；所述pm35的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，源极外接电源，漏极与pm36的源极连接；所述pm36的栅极分别与pm42和nm44的漏极、nm42的栅极和pm43的栅极以及nm45的栅极连接，其漏极与pm37的源极相连；所述pm37的栅极与时钟反相器链电路生成的同相时钟信号bclk1的信号输出端连接，pm37的漏极分别与nm39的漏极、pm38的栅极、nm44的栅极和主dice锁存电路中一路数据信号m1的输出端连接；所述nm39的栅极与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接，其源极与nm38的漏极相连；所述nm38的栅极分别与pm38和nm40的漏极、pm40的栅极以及pm44和nm46的栅极连接，其源极与nm37的漏极相连；所述nm37的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述pm38的源极外接电源，漏极与nm40的漏极连接；所述nm40的栅极分别与pm41和nm43的漏极、pm42的栅极和主dice锁存电路中另一路数据信号m2的输出端连接；所述pm39的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，源极外接电源，漏极与pm40的源极连接；所述pm40的漏极与pm41的源极相连；所述pm41的栅极与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接，pm41的漏极与nm43的漏极连接；所述nm43的栅极与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，其源极与nm42的漏极相连；所述nm42的源极与nm41的漏极相连；所述nm41的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述pm42的源极外接电源，漏极与nm44的漏极连接；所述pm43的源极外接电源，漏极与pm44的源极连接；所述pm44的栅极与nm46的栅极连接，其漏极与nm46的漏极连接；所述nm46的源极与nm45的漏极连接；所述pm44的漏极输出数据信号q；所述nm37、nm40、nm41、nm44、nm45的源极均接地。

在上述技术方案中，当时钟信号上升沿到来时，若恰好数据端d接收到一个set正脉冲，那么复位置位信号产生电路将产生一个复位信号r，对触发器进行异步复位，反之，当数据端d接收到一个set负脉冲时，复位置位信号产生电路产生一个置位信号sn，对触发器进行异步置位，当触发器不处于时钟信号上升沿或者数据端没有set脉冲干扰时，复位信号和置位信号都处于无效状态，电路维持正常工作。由于没有使用c单元滤波电路，该触发器的建立时间将会变短，从而使时序性能得到改善，提高了电路的工作频率。

附图说明

图1是本发明一种基于set检测的抗辐射触发器电路的原理结构图；

图2是本发明一种基于set检测的抗辐射触发器电路的时钟反相器链电路图；

图3是本发明一种基于set检测的抗辐射触发器电路的d输入反相器链电路图；

图4是本发明一种基于set检测的抗辐射触发器电路的置位复位信号产生电路图；

图5是本发明一种基于set检测的抗辐射触发器电路的主dice锁存电路图；

图6是本发明一种基于set检测的抗辐射触发器电路的从dice锁存电路图；

图7是本发明一种基于set检测的抗辐射触发器电路中置位复位信号产生电路的复位信号r产生时序图；

图8是本发明一种基于set检测的抗辐射触发器电路中置位复位信号产生电路的置位信号sn产生时序图。

具体实施方式

下面结合附图和实施例对本发明一种基于set检测的抗辐射触发器电路作进一步详细说明。构成本申请的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。

由图1—图6可见，本实施例的一种基于c单元和传输门的抗辐射锁存器电路包括时钟反相器链电路、d输入反相器链电路、置位复位信号产生电路、主dice锁存电路和从dice锁存电路。本实施例中，外部的时钟信号ck分别输入到时钟反相器链电路和置位复位信号产生电路，外部的时钟信号ck经时钟反相器链电路生成二路同相时钟信号bclk1、bclk2和二路反相时钟信号nclk1、nclk2；外部数据信号d分别输入到d输入反相器链电路和置位复位信号产生电路，外部数据信号d经d输入反相器链电路生成二路数据信号d1、d2；时钟信号ck、数据信号d、d输入反相器链电路生成二路数据信号d1、d2和二路反相时钟信号nclk1和nclk2以及一路同相时钟信号bclk2经置位复位信号产生电路后输出置位信号sn和复位信号r；数据信号d、二路同相时钟信号bclk1、bclk2、二路反相时钟信号nclk1、nclk2和一路数据信号d2以及置位信号sn和复位信号r输入到主dice锁存电路，经主dice锁存电路后输出二路数据信号m1、m2；二路同相时钟信号bclk1和bclk2、二路反相时钟信号nclk1和nclk2、置位信号sn和复位信号r以及主dice锁存电路输出的二路数据信号m1和m2均输入到从dice锁存电路，然后经从dice锁存电路后输出数据信号q。

由图1、图2可见，本实施例的时钟反相器链电路是由6个pmos管pm1、pm2、pm3、pm4、pm5、pm6和6个nmos管nm1、nm2、nm3、nm4、nm5、nm6组成。本实施例的pm1和nm1、pm2和nm2、pm3和nm3、pm4和nm4、pm5和nm5、pm6和nm6分别构成一反相器，本实施例中，时钟信号ck与反相器pm1和nm1的输入端连接，经反相器pm1和nm1后产生反相时钟信号nclk1，反相器pm2和nm2的输入端与反相器pm1和nm1的输出端连接，经反相器pm2和nm2后产生同相时钟信号bclk1。反相器pm3和nm3的输入端与时钟信号ck连接，输出端与反相器pm4和nm4的输入端连接，所述反相器pm5和nm5的输入端与反相器pm4和nm4的输出端连接，其输出端与反相器pm6和nm6的输入端连接，时钟信号ck经反相器pm3和nm3、pm4和nm4、pm5和nm5后产生反相时钟信号nclk2，再经反相器pm6和nm6后产生同相时钟信号bclk2。

由图1、图3可见，本实施例的d输入反相器链电路是由2个pmos管pm7、pm8和2个nmos管nm7、nm8、组成；所述pm7和nm7、pm8和nm8分别构成一反相器；所述数据信号d与反相器pm7和nm7的输入端连接，经反相器pm7和nm7后产生数据信号d1；所述反相器pm8和nm8的输入端与反相器pm7和nm7的输出端连接，经反相器pm8和nm8后产生数据信号d2。

由图1、图4可见，本实施例的置位复位信号产生电路是由10个pmos管pm9、pm10、pm11、pm12、pm13、pm14、pm15、pm16、pm17、pm18和10个nmos管nm9、nm10、nm11、nm12、nm13、nm14、nm15、nm16、nm17、nm18组成；所述pm9和nm9的栅极与时钟信号ck的输出端连接；所述pm10和nm10的栅极与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，所述pm11和nm11的栅极与d输入反相器链电路生成的数据信号d2的信号输出端连接，所述pm12和nm12的栅极与d输入反相器链电路生成的数据信号d1的信号输出端连接，所述pm13和nm13的栅极外接数据信号d；所述pm9、pm10、pm11、pm12、pm13的源极均外接电源；所述pm9、pm10、pm11、pm12、pm13的漏极均与置位复位信号产生电路的置位信号sn的信号输出端连接；所述nm9的漏极与pm13的漏极连接，nm9的源极与nm10的漏极相连，nm10的源极与nm11的漏极相连，nm11的源极与nm12的漏极相连，nm12的源极与nm13的漏极相连，nm13的源极接地；所述pm14和nm18的栅极与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接；所述pm15和nm17的栅极与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接，所述pm16和nm16的栅极与d输入反相器链电路生成的数据信号d2的信号输出端连接，所述pm17和nm15的栅极与d输入反相器链电路生成的数据信号d1的信号输出端连接，所述pm18和nm14的栅极外接数据信号d；所述pm14的源极均外接电源；所述pm14的漏极与pm15的源极连接，pm15的漏极与pm16的源极连接，所述pm16的漏极与pm17的源极连接，pm17的漏极与pm18的源极连接，所述pm18的漏极与nm18的漏极连接，所述nm14、nm15、nm16、nm17、nm18的漏极均与置位复位信号产生电路的复位信号r的信号输出端连接；所述nm14、nm15、nm16、nm17、nm18的源极均接地。

由图1、图5可见，本实施例的主dice锁存电路是由16个pmos管pm19、pm20、pm21、pm22、pm23、pm24、pm25、pm26、pm27、pm28、pm29、pm30、pm31、pm32、pm33、pm34和18个nmos管nm19、nm20、nm21、nm22、nm23、nm24、nm25、nm26、nm27、nm28、nm29、nm30、nm31、nm32、nm33、nm34、nm35、nm36以及二个传输门tm1、tm2组成；所述pm19的栅极外接数据信号d，并与nm19的栅极相连，pm19的源极外接电源，漏极与pm20的源极相接；所述pm20的栅极与时钟反相器链电路生成的同相时钟信号bclk1的信号输出端连接，pm20的漏极分别与nm20的漏极、pm25的栅极、pm24和nm24的漏极、nm30的栅极相连；所述nm20的栅极与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接，其源极与nm19的漏极相连；所述pm21的栅极外接数据信号d2，并与nm22的栅极相连，pm21的源极外接电源，漏极与pm22的源极相接；所述pm22的栅极与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接，pm22的漏极分别与nm21的漏极、nm26的栅极、pm29的栅极、pm28和nm28的漏极相连；所述nm21的栅极与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，其源极与nm22的漏极相连；所述pm23的栅极分别与pm30和nm30的漏极、pm32和nm32的漏极、nm27的栅极相连，pm23的源极外接电源，漏极与pm24的源极相接；所述pm24的栅极与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接，pm24的漏极分别与nm24的漏极相连；所述nm24的栅极与时钟反相器链电路生成的同相时钟信号bclk1的信号输出端连接，其源极与nm23的漏极相连；所述nm23的栅极分别与pm27的栅极、pm26和nm26的漏极、pm31和nm31的漏极相连；所述pm25的源极外接电源，pm25的漏极与pm26的源极相连；所述pm26的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，pm26的漏极分别与nm26的漏极连接；所述nm26的源极与nm25的漏极连接，所述nm25的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述pm27的源极外接电源，pm27的漏极分别与pm28的源极相连；所述pm28的栅极与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，pm28的漏极分别与nm28的漏极连接；所述nm28的栅极与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接，其源极与nm27的漏极连接；所述pm29的源极外接电源，pm29的漏极与pm30的源极相连；所述pm30的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，pm30的漏极分别与nm30的漏极连接；所述nm30的源极与nm29的漏极连接，所述nm29的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述pm31的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接，其源极外接电源，漏极分别与nm31的漏极、传输门tm1的左侧数据输入端口连接；所述nm31的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述pm33的栅极和nm34的栅极均与置位复位信号产生电路的置位信号sn的信号输出端连接，pm33的源极外接电源，其漏极分别与传输门tm1的右侧数据输出端口、nm34的漏极连接；所述nm34的源极与nm33的漏极连接，所述nm33的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述pm33的漏极输出一路数据信号m1至从dice锁存电路；所述pm32的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接，其源极外接电源，漏极分别与nm32的漏极、传输门tm2的左侧数据输入端口连接；所述nm32的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述pm34的栅极和nm36的栅极均与置位复位信号产生电路的置位信号sn的信号输出端连接，pm34的源极外接电源，其漏极分别与传输门tm2的右侧数据输出端口、nm36的漏极连接；所述nm36的源极与nm35的漏极连接，所述nm35的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述pm34的漏极输出另一路数据信号m2至从dice锁存电路；所述nm19、nm22、nm23、nm25、nm27、nm29、nm31、nm32、nm33、nm35的源极均接地；所述传输门tm1的反相控制端与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接，传输门tm1的同相控制端与时钟反相器链电路生成的同相时钟信号bclk1的信号输出端连接，所述传输门tm2的反相控制端与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，传输门tm2的同相控制端与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接。

由图1、图6可见，本实施例的从dice锁存电路是由10个pmos管pm35、pm36、pm37、pm38、pm39、pm40、pm41、pm42、pm43、pm44和10个nmos管nm37、nm38、nm39、nm40、nm41、nm42、nm43、nm44、nm45、nm46组成；所述pm35的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，源极外接电源，漏极与pm36的源极连接；所述pm36的栅极分别与pm42和nm44的漏极、nm42的栅极和pm43的栅极以及nm45的栅极连接，其漏极与pm37的源极相连；所述pm37的栅极与时钟反相器链电路生成的同相时钟信号bclk1的信号输出端连接，pm37的漏极分别与nm39的漏极、pm38的栅极、nm44的栅极和主dice锁存电路中一路数据信号m1的输出端连接；所述nm39的栅极与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接，其源极与nm38的漏极相连；所述nm38的栅极分别与pm38和nm40的漏极、pm40的栅极以及pm44和nm46的栅极连接，其源极与nm37的漏极相连；所述nm37的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述pm38的源极外接电源，漏极与nm40的漏极连接；所述nm40的栅极分别与pm41和nm43的漏极、pm42的栅极和主dice锁存电路中另一路数据信号m2的输出端连接；所述pm39的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，源极外接电源，漏极与pm40的源极连接；所述pm40的漏极与pm41的源极相连；所述pm41的栅极与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接，pm41的漏极与nm43的漏极连接；所述nm43的栅极与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，其源极与nm42的漏极相连；所述nm42的源极与nm41的漏极相连；所述nm41的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述pm42的源极外接电源，漏极与nm44的漏极连接；所述pm43的源极外接电源，漏极与pm44的源极连接；所述pm44的栅极与nm46的栅极连接，其漏极与nm46的漏极连接；所述nm46的源极与nm45的漏极连接；所述pm44的漏极输出数据信号q；所述nm37、nm40、nm41、nm44、nm45的源极均接地。

由图7可见，本实施例从复位信号r产生时序图上可以看出，nclk1信号是由pm1和nm1构成的反相器产生的反相时钟信号，相对于ck信号会产生一定的延时，同样的，bclk1信号是由pm2和nm2构成的反相器产生的同相时钟信号，bclk1相对于nclk1也存在一定的延时，恰当的设置时钟反相器链电路中各个mos管的宽长比，可以使得nclk2相对bclk1存在一定的延时，bclk2相对nclk2也存在一定的延时。若在时钟上升沿时，数据输入端d接收到一个set正脉冲时，这个正脉冲有可能会恰好让触发器的dice结构将这个错误的数据存储起来，但在复位信号r产生时序图上可以看出，在两个虚线之间的时间段内，d、d1、d2、nclk1和bclk2都处于低电平状态，而图4中的nm14~nm18以及pm14~pm18构成的或非门，当且仅当d、d1、d2、nclk1和bclk2这五个信号同时为低电平时，输出为r为高电平，而当r信号为高电平时，会将主dice锁存电路和从dice锁存电路同时复位，从而确保触发器不受set正脉冲的影响。

r信号为高电平有效且sn信号为高电平无效时，对主dice锁存电路和从dice锁存电路复位的原理如下：当r信号为高电平且sn信号为高电平时，pm26和pm31截止，nm31导通，从而使节点a1复位为低电平。pm30和pm32截止，nm32导通，从而使节点a2复位为低电平。pm33和pm35截止，nm33和nm34导通，从而使节点m1复位为低电平。pm34和pm39截止，nm35和nm36导通，从而使节点m2复位为低电平。当m1和m2复位为低电平时，受dice互锁存作用影响，q1和q2会变为高电平，从而导致输出q为低电平。

类似的，由图8可见，若在时钟上升沿时，数据输入端d接收到一个set负脉冲时，这个负脉冲有可能会恰好让触发器的dice结构将这个错误的数据存储起来，但在置位信号sn产生时序图上可以看出，在两个虚线之间的时间段内，d、d1、d2、ck和nclk2都处于高电平状态，而图4中的nm9~nm13以及pm9~pm13构成的与非门，当且仅当d、d1、d2、ck和nclk2这五个信号同时为高电平时，输出为sn为低电平，而当sn信号为低电平时，会将主dice锁存电路和从dice锁存电路同时置位，从而确保触发器不受set负脉冲的影响。

sn信号为低电平有效且r信号为低电平无效时，对主dice锁存电路和从dice锁存电路置位的原理如下：当sn信号为低电平且r信号为低电平时，nm25和nm31截止，pm31导通，从而使节点a1置位为高电平。nm29和nm32截止，pm32导通，从而使节点a2置位为高电平。pm33导通，nm33、nm34和nm37截止，从而使节点m1置位为高电平。pm34导通，nm35、nm36和nm41截止，从而使节点m2置位为高电平。当m1和m2置位为高电平时，受dice互锁存作用影响，q1和q2会变为低电平，从而导致输出q为高电平。

本文所述的基于set检测的抗辐射触发器与以往基于c单元滤波的抗辐射触发器相比，不需要等待输入数据的滤波过程，无论采样的数据是高电平还是低电平，都会直接送入主dice锁存器锁存起来，然后通过置位复位信号产生电路来判断送入的数据是否是set脉冲来决定是否需要对触发器进行置位或者复位，从而可以减少延时滤波产生的较大的建立时间，从而使触发器的时序性能更好。

以上所述，仅是本发明的实施例，并非对本发明作任何限制，凡是根据本发明技术实质对以上实施例所作的任何简单修改、变更以及等效方法的变化，均仍属于本发明技术方案的保护范围内。