一种复用运算放大器的循环型模数转换器及其转换方法与流程

本发明属于半导体集成电路设计领域，具体涉及一种复用运算放大器的循环型模数转换器及其转换方法。

背景技术：

模数转换器主要包括单斜率模数转换器，逐次逼近型模数转换器以及循环型模数转换器。虽然单斜率模数转换器具有较好的线性度，但是它很难同时满足高速a/d转换和高灰度分辨率的要求。因为如果分辨率要增加mbit，它计数所需要的时钟周期数得增加到2^m-1倍；通常即使通过增加时钟频率来缩短转换时间，该结构仍然难以实现高速转换。逐次逼近型模数转换器由于其低功耗的特性被广泛应用，实际应用中一般采用8或9bit的模数转换器；然而逐次逼近型模数转换器需要一个精度非常高的内部数模转换器，并且在图像传感器的列上较难实现10bit及更高分辨率。循环型模数转换器可以在小面积实现高分辨率，并基于流水线型模数转换器的思想，可以实现较高的转换率。

现有的循环性模数转换器中每一个余量增益放大电路中都需要一个运算放大器用于放大，即半个周期进行保持，下半个周期实现运算放大，这样一来产生1bit需要一个时钟周期的时间，而运算放大器有一半的时间处于闲置状态，降低了循环型模数转换器的转换速率，这种传统的循环型模数转换器结构已经不能满足高灰度分辨率和高帧率的应用。特别是随着像素分辨率以及帧率的提高，大多数应用中cis的像素率也逐渐提高。为了实现高像素率，同时保持低噪声的性能，高分辨率的模数转换器成了满足这些性能需求的关键因素。

技术实现要素：

本发明所要解决的技术问题是提供一种复用运算放大器的循环型模数转换器及其转换方法，能够使得循环型模数转换器的转换速率提高一倍，同时还减小了功耗。

为了实现上述目的，本发明采用如下技术方案：一种复用运算放大器的循环型模数转换器，包括第一子adc单元、第二子adc单元、第一逻辑单元、第二逻辑单元、第一余量增益放大单元、第二余量增益放大单元和数字校准单元，其中，所述第一子adc单元的输出端同时连接数字校准单元和第一逻辑单元，所述第一逻辑单元的输出端连接所述第一余量增益放大单元的输入端，所述第一余量增益放大单元的输出端连接所述第一子adc单元；所述第二子adc单元的输出端同时连接数字校准单元和第二逻辑单元，所述第二逻辑单元的输出端连接所述第二余量增益放大单元的输入端，所述第二余量增益放大单元的输出端连接所述第二子adc单元；

所述第一余量增益放大单元和第二余量增益放大单元共用一个运算放大器。在半个周期内，第一余量增益放大单元进行采样保持，无需运算放大器；第二余量增益放大单元采用运算放大器进行余量增益放大运算；在相邻的另外半个周期内，第一余量增益放大单元采用运算放大器进行余量增益放大，第二余量增益放大单元进行采样保持，无需运算放大器。

进一步地，所述第一余量增益放大单元和第二余量增益放大单元包括：电容c1、电容c2、电容c3、电容c1’、电容c2’、电容c3’和运算放大器；

其中，输入端vin通过开关s1连接到n1节点，n1节点通过开关s2连接到所述第二余量增益放大单元输出端vout，n1节点通过开关s31连接电容c1的左极端，n1节点通过开关s32连接电容c2的左极端，n1节点通过开关s34连接电容c3的左极端；电容c1、电容c2和电容c3的右极端同时连接n4节点，信号vrefp通过开关s11连接到n2节点，信号vrefn通过开关s13连接到n3节点，n2节点和n3节点之间通过开关s12连接，n2节点通过开关s33连接到电容c2的左极端，n3节点通过开关s35连接到电极c3的左极端，n4节点通过开关s37连接到共模信号vcm，n4节点通过开关s36连接到n5节点，n5节点连接到运算放大器的负极，且n5节点通过开关s38连接到共模信号vcm，共模信号vcm连接至运算放大器的正极，运算放大器的输出端为所述第一余量增益放大单元的输出端vout，所述第一余量增益放大单元的输出端vout与电容c1的左极板之间通过开关s39连接；

所述第一余量增益放大单元的输出端vout通过开关s41连接电容c1’的左极端，所述第一余量增益放大单元的输出端vout通过开关s42连接电容c2’的左极端，所述第一余量增益放大单元的输出端vout通过开关s44连接电容c3’的左极端，电容c1’、电容c2’和电容c3’的右极端同时连接n4’节点，信号vrefp通过开关s21连接到n2’节点，信号vrefn通过开关s23连接到n3’节点，n2’节点和n3’节点之间通过开关s22连接，n2’节点通过开关s43连接到电容c2’的左极端，n3’节点通过开关s45连接到电极c3’的左极端，n4’节点通过开关s46连接到n5节点，n5节点连接到运算放大器的负极，共模信号vcm连接至运算放大器的正极，运算放大器的输出端为所述第二余量增益放大单元的输出端vout；且所述第二余量增益放大单元的输出端vout与电容c1’的左极板之间通过开关s49连接；

其中，所述开关s1和开关s38的断开导通通过信号k1控制，所述开关s2、开关s37、开关s46的断开导通通过信号φ1控制，所述开关s31、开关s32、开关s34、开关s43、开关s45、开关s49的断开导通通过信号φ1d控制，所述开关s36、开关s47的断开导通通过信号φ2控制；所述开关s41、开关s42、开关s44、开关s33、开关s35、开关s39的断开导通通过信号φ2d控制。

进一步地，所述电容c2的电容值等于电容c3的电容值，且均为所述电容c1的电容值的一半；所述电容c2’的电容值等于电容c3’的电容值，且均为所述电容c1’的电容值的一半，所述电容c1的电容值等于所述c1’的电容值。

一种循环型模数转换器进行模数转换的方法，包括如下步骤：

s01：在第一个半周期，信号k1、信号φ1和信号φ1d为高电平，其控制的开关导通，信号φ2和信号φ2d为低电平，其控制的开关断开，第一余量增益放大单元保持采样，并将采样结果输出到第一子adc单元；

s02：在第二个半周期，信号k1、信号φ1和信号φ1d为低电平，其控制的开关断开，信号φ2和信号φ2d为高电平，其控制的开关导通，第一子adc单元得到第一个量化2bit数据，并传输给所述第一逻辑单元，所述第一逻辑单元根据接收结果进行逻辑处理，并控制开关s11、开关s12和开关s13进行余量增益放大；此时得到的输出信号vout在第二余量增益放大单元中被保持采样，并将采样结构输出到第二子adc单元；

s03：在第三个半周期，信号φ1和信号φ1d为高电平，其控制的开关导通，信号k1、信号φ2和信号φ2d为低电平，其控制的开关断开，第二子adc单元得到第二个量化2bit数据，并传输给所述第二逻辑单元，所述第二逻辑单元根据接收结果进行逻辑处理，并控制开关s21、开关s22和开关s23进行余量增益放大；此时得到的输出信号vout在第一余量增益放大单元中被保持采样，并将采样结构输出到第一子adc单元；

s04：重复步骤s02和s03进行第四个至第m个半周期，依次交替处理vout数据，直至得出最终mbit数据，其中，m为大于等于2的偶数；

s05：将mbit数据在第m+1个半周期中进行输出，从而实现模数转换。

进一步地，所述步骤s02中第一子adc单元得到第一个量化2bit数据和第一个量化1bit数据，步骤s03中第二子adc单元得到第二个量化2bit数据和第二个量化1bit数据。

进一步地，所述步骤s04中第m个半周期中子adc单元得到第m-1个量化2bit数据和第m-1个量化1bit数据，经过错位相加，得出最终mbit数据；其中，第一个量化1bit数据至第m-2个量化1bit数据不参与错位相加，第m-1个量化1bit数据参与错位相加。

进一步地，所述步骤s02中，当所述开关s11和s12导通，所述开关s13断开时，所述第一余量增益放大单元的输出信号vout＝2vin-vrefp；当所述开关s12和s13导通，所述开关s11断开时，所述第一余量增益放大单元的输出信号vout＝2vin-vrefn；当所述开关s11和s13导通，所述开关s12断开时，所述第一余量增益放大单元的输出信号vout＝2vin-vcm，其中，vrefn为所述循环型模数转换器的最小输入值，vrefp为所述循环型模数转换器的最大输入值，vcm＝(vrefp+vrefn)/2。

进一步地，所述步骤s03中，当所述开关s21和s22导通，所述开关s23断开时，所述第二余量增益放大单元的输出信号vout＝2vin-vrefp；当所述开关s22和s23导通，所述开关s21断开时，所述第二余量增益放大单元的输出信号vout＝2vin-vrefn；当所述开关s21和s23导通，所述开关s22断开时，所述第二余量增益放大单元的输出信号vout＝2vin-vcm，其中，vrefn为所述循环型模数转换器的最小输入值，vrefp为所述循环型模数转换器的最大输入值，vcm＝(vrefp+vrefn)/2。

进一步地，所述步骤s01中信号k1变为高电平的同时对所述运算放大器进行复位操作。

进一步地，所述步骤s02中信号k1的下降沿在信号φ1的下降沿之后到来。

本发明的有益效果为：本发明将常规单级循环型模数转换器进行两级级联，实现了一个余量增益放大单元进行采样保持的同时，另一余量增益放大单元进行余量增益放大的功能，使得循环型模数转换器的转换速率提高一倍，可以满足更高速的cis应用；本发明中的余量增益放大单元采用运算放大器复用的形式，减小了功耗；通过时序的调节，便于实现分辨率的切换；在低噪声的情况下，可以实现高精度的模数转换；同时还能够以更小的面积实现更高的分辨率。

附图说明

附图1为本发明中循环型模数转换器结构框架图。

附图2为本发明中余量增益放大单元的电路图。

附图3为10bit的循环型模数转换器进行模数转换的时序图及其对应数据产生及处理示意图。

附图4为12bit的循环型模数转换器的时序简图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明的具体实施方式做进一步的详细说明。

如附图1所示，本发明中一种复用运算放大器的循环型模数转换器，包括第一子adc单元、第二子adc单元、第一逻辑单元、第二逻辑单元、第一余量增益放大单元、第二余量增益放大单元和数字校准单元，其中，第一子adc单元的输出端同时连接数字校准单元和第一逻辑单元，第一逻辑单元的输出端连接第一余量增益放大单元的输入端，第一余量增益放大单元的输出端连接第一子adc单元；第二子adc单元的输出端同时连接数字校准单元和第二逻辑单元，第二逻辑单元的输出端连接第二余量增益放大单元的输入端，第二余量增益放大单元的输出端连接第二子adc单元。第一余量增益放大单元和第二余量增益放大单元共用一个运算放大器。第一余量增益放大单元和第二余量增益放大单元共用一个运算放大器。在半个周期内，第一余量增益放大单元进行采样保持，无需运算放大器；第二余量增益放大单元采用运算放大器进行余量增益放大运算；在相邻的另外半个周期内，第一余量增益放大单元采用运算放大器进行余量增益放大，第二余量增益放大单元进行采样保持，无需运算放大器。

基于传统流水线型思想，循环型模数转换器以流水线型模数转换器一级的结构进行循环运算，实现了小面积下的高速模数转换。常规的循环型模数转换器中，运算放大器即用于采样保持也用于放大，即半个周期进行保持，下一个半周期实现放大运算，因此往往产生1bit需要一个时钟周期的时间，那么实现10bit的模数转换器就需要10个时钟周期。而本发明中第一余量增益放大单元mdac1和第一余量增益放大单元mdac2共用一个运算放大器，具体请参阅附图2：

本发明中第一余量增益放大单元和第二余量增益放大单元包括：电容c1、电容c2、电容c3、电容c1’、电容c2’、电容c3’和运算放大器。其中，输入端vin通过开关s1连接到n1节点，n1节点通过开关s2连接到第二余量增益放大单元输出端vout，n1节点通过开关s31连接电容c1的左极端，n1节点通过开关s32连接电容c2的左极端，n1节点通过开关s34连接电容c3的左极端；电容c1、电容c2和电容c3的右极端同时连接n4节点，信号vrefp通过开关s11连接到n2节点，信号vrefn通过开关s13连接到n3节点，n2节点和n3节点之间通过开关s12连接，n2节点通过开关s33连接到电容c2的左极端，n3节点通过开关s35连接到电极c3的左极端，n4节点通过开关s37连接到共模信号vcm，n4节点通过开关s36连接到n5节点，n5节点连接到运算放大器的负极，且n5节点通过开关s38连接到共模信号vcm，共模信号vcm连接至运算放大器的正极，运算放大器的输出端为第一余量增益放大单元的输出端vout，第一余量增益放大单元的输出端vout与电容c1的左极板之间通过开关s39连接。

第一余量增益放大单元的输出端vout通过开关s41连接电容c1’的左极端，第一余量增益放大单元的输出端vout通过开关s42连接电容c2’的左极端，第一余量增益放大单元的输出端vout通过开关s441连接电容c3’的左极端，电容c1’、电容c2’和电容c3’的右极端同时连接n4’节点，信号vrefp通过开关s21连接到n2’节点，信号vrefn通过开关s23连接到n3’节点，n2’节点和n3’节点之间通过开关s22连接，n2’节点通过开关s43连接到电容c2’的左极端，n3’节点通过开关s45连接到电极c3’的左极端，n4’节点通过开关s46连接到n5节点，n5节点连接到运算放大器的负极，共模信号vcm连接至运算放大器的正极，运算放大器的输出端为第二余量增益放大单元的输出端vout；且第二余量增益放大单元的输出端vout与电容c1’的左极板之间通过开关s49连接。

其中，开关s1和开关s38的断开导通通过信号k1控制，开关s2、开关s37、开关s46的断开导通通过信号φ1控制，开关s31、开关s32、开关s34、开关s43、开关s45、开关s49的断开导通通过信号φ1d控制，开关s36、开关s47的断开导通通过信号φ2控制；开关s41、开关s42、开关s44、开关s33、开关s35、开关s39的断开导通通过信号φ2d控制。

也就是说，本发明中两个余量增益放大单元中，其中一个运算放大器用虚线模拟，运算放大器的两个输入负端都接n5点，正端接共模电压vcm，输出端都接在vout，运算放大器分别在mdac1和mdac2中轮流使用。当mdac1进行保持工作时，用于充电的电容下极板直接接在共模端，无需利用到运算放大器；此时mdac2利用运算放大器进行余量增益放大工作，即实现

vout＝2*vin-vx

其中vx为余量增益放大电路中，根据上一级子模数转换器量化的结果，对输入信号进行减法操作需要减去的参考值。由于进行了运算放大器的复用，因此每半个周期就会产生2bit的数字码。因为每半个周期就产生2bit的数字码，采用第一子adc单元和第二子adc单元分别来处理vout的信号，用于对上一级的输出结果进行量化，输出相应的数字码。最后一级是两个子adc单元其中一个含有三个比较器的子adc单元，进行最后一级的量化。

如附图3所示，每个信号大小的处理时间则由循环型模数转换器的时钟频率决定，即图中的clk，根据系统要求的分辨率m，处理一个模数转换器的输入数据，需要的时间为m/2个时钟，并且在第m+1个半周期时进行输出。因此对于每一列像素对应一个模数转换器的图像传感器，行读出周期时序如图3中所示。

图3所示的mdac中各个开关由非交叠时钟控制，其中信号φ1,φ1d和φ2，φ2d的时序如图3所示，信号k1控制模数转换器中信号的输入与运算放大器的复位。为满足底极板采样，因此信号k1的下降沿必须在信号φ1的下降沿之后到来。

以下具体以循环型模数转换器进行10bit数据的转换过程为例说明如何通过运算放大器复用实现数据读出处理。

根据1.5bit数字校准算法，在该循环型模数转换器中，假设模数转换器的输入信号范围为vrefn到vrefp，即满幅为vrefp-vrefn，共模vcm＝(vrefp+vrefn)/2。第一子adc单元和第二子adc单元中两个比较器的阈值电压分别为vthn＝vcm-(vrefp-vrefn)/8，vthp＝vcm+(vrefp-vrefn)/8，最后1bit的比较器阈值电压则为vcm。对于第一个半周期模数转换器输出的量化结果d1，可以用二进制表示，分别为00，01，10，那么存在

接着根据第一个子adc单元的量化结果，对应的mdac对输入信号进行余量增益放大操作，即

vout＝2*vin-vx

量化结果d1经过逻辑电路运算后去控制开关(图2中s11\s12\s13或者s21\s22\s23)的量。具体的方式如图3所示。因为存在c1＝2*c2＝2*c3，c1’＝2*c2’＝2*c3’，且c1＝c1’。所以仅当s21＝s22＝1(表示开关闭合)时，vx＝vrefp；当s22＝s23＝1时，vx＝vrefn；当s21＝s23＝1时，则vx＝vcm。

如继续参阅附图3，本发明中复位电平或者信号电平的具体转换方式包括如下步骤：

s01：在第一个半周期，信号k1、信号φ1和信号φ1d为高电平，其控制的开关导通，信号φ2和信号φ2d为低电平，其控制的开关断开，第一余量增益放大单元保持采样，并将采样结果输出到第一子adc单元；

s02：在第二个半周期，信号k1、信号φ1和信号φ1d为低电平，其控制的开关断开，信号φ2和信号φ2d为高电平，其控制的开关导通，第一子adc单元得到第一个量化2bit数据a1，b1，并传输给所述第一逻辑单元，所述第一逻辑单元根据接收结果进行逻辑处理，并控制开关s11、开关s12和开关s13进行余量增益放大；此时得到的输出信号vout在第二余量增益放大单元中被保持采样，并将采样结构输出到第二子adc单元。当开关s11和s12导通，开关s13断开时，第一余量增益放大单元的输出信号vout＝2vin-vrefp；当开关s12和s13导通，开关s11断开时，第一余量增益放大单元的输出信号vout＝2vin-vrefn；当开关s11和s13导通，开关s12断开时，第一余量增益放大单元的输出信号vout＝2vin-vcm，其中，vrefn为循环型模数转换器的最小输入值，vrefp为循环型模数转换器的最大输入值，vcm＝(vrefp+vrefn)/2。

s03：在第三个半周期，信号φ1和信号φ1d为高电平，其控制的开关导通，信号k1、信号φ2和信号φ2d为低电平，其控制的开关断开，第二子adc单元得到第二个量化2bit数据a2，b2，并传输给所述第二逻辑单元，所述第二逻辑单元根据接收结果进行逻辑处理，并控制开关s21、开关s22和开关s23进行余量增益放大；此时得到的输出信号vout在第一余量增益放大单元中被保持采样，并将采样结构输出到第一子adc单元。当开关s21和s22导通，开关s23断开时，第二余量增益放大单元的输出信号vout＝2vin-vrefp；当开关s22和s23导通，开关s21断开时，第二余量增益放大单元的输出信号vout＝2vin-vrefn；当开关s21和s23导通，开关s22断开时，第二余量增益放大单元的输出信号vout＝2vin-vcm，其中，vrefn为循环型模数转换器的最小输入值，vrefp为循环型模数转换器的最大输入值，vcm＝(vrefp+vrefn)/2。

s04：重复步骤s02和s03进行第四个至第m个半周期，依次交替处理vout数据，直至得出最终mbit数据，其中，m为大于等于2的偶数。

值得说明的是：上述步骤s02中第一子adc单元得到第一个量化2bit数据a1，b1和第一个量化1bit数据c1，步骤s03中第二子adc单元得到第二个量化2bit数据a2，b2和第二个量化1bit数据c2，步骤s04中直至第m个半周期，第一个子adc单元得到第m-1个量化2bit数据am-1，bm-1和第m-1个量化1bit数据cm-1，在错位相加过程中，第一个量化1bit数据至第m-2个量化1bit数据均不参与相加，第m-1个量化1bit数据cm-1参与错位相加。

具体如附图3中datageneratetime所示的虚线框，每次得到的数据校正方式如trim所示的虚线框。

s05：将mbit数据在第m+1个半周期中进行输出，从而实现模数转换。

上述模数转换方法若应用在cis中，由于cis中的图像传感器包括复位信号以及采样信号，因此，一个完整的模数转换周期包括复位电平的模数转换以及信号电平的模数转换。具体地，图像传感器中，当控制复位信号的rt信号为高电平时，采样得到像素的复位电平，采用上述方法进行复位电平的模数转换。当控制采样信号的tx为高电平时，采样进第二个数据后，信号k1又设为高，采样得到pixel的信号电平，再次采用上述方法进行信号电平的模数转换。其中，中间可留有一定的延迟时间，具体时序需要根据cis系统应用的角度考虑。当一个周期的复位电平和信号电平完成模数转换之后，继续开始rt信号由高电平转为低电平，开始新一轮的复位电平和信号电平的模数转换。

同样的道理，当本发明中循环型模数转换器结构需要输出12bit时，请参阅附图4，通过调整clk对应的周期个数，就可以实现模数转换器分辨率的调整，具体的模数转换方法依然如上述方法所述。对于相同的输入范围值，在电路总体噪声低的情况下，就可以实现更高的转换精度。具体采样保持方式与上述10bit的模数转换器输出相同，只是clk对应的周期个数增加一个，在此不做详细描述。

该过程巧妙地复用了运放，两个余量增益放大单元交替工作，从而使得模数转换的周期缩短了一半。若应用在cis系统中，相应的行周期可以缩短约一半，那么对于同样大小的pixel阵列，必然使得图像传感器的帧率得到了更大的提高，因此该结构适合用于高速cis系统中。

本发明对普通的循环型模数转换器进行了结构改进，使得在不增加额外功耗的情况下，将模数转换器的转换速率提高了一倍。而且根据系统需要，可以做成ad分辨率可调的模式，高分辨率的实现方式简单且速率仍能保持较高。在系统噪声比较低的情况下，实现高分辨率，将使得模数转换的精度得到提高。本发明中模数转换器若应用在高速cis系统应用中，亦将有助于提高图像的质量。

以上所述仅为本发明的优选实施例，所述实施例并非用于限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明所附权利要求的保护范围内。