一种时钟占空比调整电路及数据传输方法与流程

本发明涉及电路设计技术领域，更具体的说，是涉及一种时钟占空比调整电路及数据传输方法。

背景技术：

随着通信技术的不断发展，通信所用pcb单板的器件和走线密度不断增加，设计难度不断提高。为了降低走线密度和设计难度，出现了通过调制时钟传递数据的通信技术，即：通过改变时钟的占空比实现不改变时钟频率对时钟的调制。

目前，现有技术中对时钟占空比的调整主要通过改变时钟的上升沿的时间和下降沿的时间，但是这种实现方式在实现时钟占空比的调整的过程中会降低时钟的上升时间和下降时间，导致抖动特性变差，而当传输数据有帧同步等需要时，难以保证调制后的时钟信号与帧信号的同步。

技术实现要素：

有鉴于此，本发明提供了一种时钟占空比调整电路及数据传输方法，以解决现有技术中通过改变时钟的上升沿的时间和下降沿的时间实现占空比的调整使得时钟的上升时间和下降时间降低，从而导致抖动特性变差，以及难以保证调制后的时钟信号与帧信号的同步的问题。

为实现上述目的，本发明提供如下技术方案：

一种时钟占空比调整电路，包括：逻辑控制电路和触发器，其中：

所述逻辑控制电路的数据输入端接收待发送数据，所述逻辑控制电路的输出端与所述触发器的输入端相连；

所述触发器的时钟信号输入端接收所述输入时钟信号，所述触发器的输出端作为所述时钟占空比调整电路的输出端，将输出时钟信号输出；

所述逻辑控制电路根据所述待发送数据、所述输入时钟信号的频率信息、所述输出时钟信号的频率信息以及待发送数据与输出时钟信号的占空比映射关系确定所述待发送数据对应的待拼接码型，并按所述待发送数据的顺序将所述待拼接码型进行拼接，得到所述待发送数据对应的码型信号；

所述触发器接收所述待发送数据对应的码型信号，并在所述输入时钟信号的作用下，输出所述输出时钟信号。

进一步的，所述逻辑控制电路包括：控制单元和存储单元，其中：

所述控制单元的第一端作为所述逻辑控制电路的数据输入端，所述控制单元的第二端作为所述逻辑控制电路的输出端，所述控制单元的第三端与所述存储单元相连；

所述存储单元用于存储所述输入时钟信号的频率信息、所述输出时钟信号的频率信息以及所述待发送数据与输出时钟信号占空比映射关系；

所述控制单元用于根据所述待发送数据、所述输入时钟信号的频率信息、所述输出时钟信号的频率信息以及所述待发送数据与输出时钟信号的占空比映射关系确定所述待发送数据对应的待拼接码型，并按所述待发送数据的顺序将所述待拼接码型进行拼接，得到所述待发送数据对应的码型信号。

一种数据传输方法，包括：

接收待发送数据；

获取输入时钟信号的频率信息和输出时钟信号的频率信息；

根据所述待发送数据、所述输入时钟信号的频率信息、所述输出时钟信号的频率信息以及待发送数据与输出时钟信号的占空比映射关系确定所述待发送数据对应的待拼接码型；

按所述待发送数据的顺序将所述待拼接码型进行拼接，得到所述待发送数据对应的码型信号；

所述待发送数据对应的码型信号在所述输入时钟信号的作用下，输出所述输出时钟信号；

根据所述输出时钟信号以及所述输出时钟信号的占空比与所述待发送数据映射关系对所述输出时钟信号进行解析，确定所述待发送数据。

进一步的，根据所述待发送数据、所述输入时钟信号的频率信息、所述输出时钟信号的频率信息以及待发送数据与输出时钟信号的占空比映射关系确定所述待发送数据对应的待拼接码型的步骤，包括：

根据所述输入时钟信号的频率信息和所述输出时钟信号的频率信息确定码型长度；

根据所述待发送数据和所述待发送数据与输出时钟信号的占空比映射关系确定所述待发送数据对应的待拼接码型。

进一步的，根据所述待发送数据和所述待发送数据与输出时钟信号的占空比映射关系确定所述待发送数据对应的待拼接码型的步骤，包括：

根据所述待发送数据确定所述待发送数据的数据比特数；

根据所述待发送数据的数据比特数来确定码型长度；

根据所述码型长度设定各个所述待发送数据对应的占空比以及所述待发送数据对应的待拼接码型。

进一步的，根据所述待发送数据的数据比特数来确定码型长度的步骤，包括：

依据预设公式以及所述待发送数据的数据比特数计算码型长度。

进一步的，所述预设公式为n>2^x+1，其中：n为码型长度，x为数据比特数。

经由上述的技术方案可知，与现有技术相比，本发明公开了一种占空比调整电路及数据传输方法，该占空比调整电路包括：逻辑控制电路和触发器，其中：逻辑控制电路的数据输入端接收待发送数据，逻辑控制电路的输出端与触发器的输入端相连；触发器的时钟信号输入端接收输入时钟信号，触发器的输出端作为时钟占空比调整电路的输出端，将输出时钟信号输出。本发明利用待发送数据根据配置好的待发送数据与输出时钟信号的占空比对应关系选择时钟码型，并且利用数据先后顺序进行码型拼接，再用输入时钟信号同步拼接好的码型，便可以实现输入数据对时钟的调制，保证时钟频率不变的情况下实现传输时钟的同时传输数据，并保证时钟具有低抖动的特性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中提供的一种时钟占空比调整电路示意图；

图2为本发明实施例提供的一种时钟占空比调整电路示意图；

图3为本发明实施例提供的另一种时钟占空比调整电路示意图；

图4为本发明实施例提供的时钟占空比调整前后的波形图；

图5为本发明实施例提供的一种数据传输方法的流程图。

具体实施方式

术语解释：

占空比：指数字信号波形中高电平脉宽与信号周期的比值，一般用百分比来表示。

如图1所示，为现有技术中通过改变时钟的上升沿的时间和下降沿的时间实现时钟占空比的调整的电路示意图，包括：占空比校正单元1、占空比检测单元2、计数单元3以及解码单元4，其中：计数单元3相应占空比检测信号dtdet而产生n位计数信号，当校正时钟信号clk_out的低电平时段宽于其高电平时段时(不满足理想的比值时)，则占空比检测信号dtdet被使能；解码单元4可解码n位计数信号以产生(n-1)位升压控制信号plup和(n-1)位降压控制信号pldn，并确定计数信号的最低有效位的逻辑值，并改变升压控制信号和降压控制信号的逻辑值；占空比校正单元1可响应(n-1)位升压控制信号plup的逻辑值与(n-1)位降压控制信号pldn的逻辑值来校正输入时钟信号clk_in的占空比以输出校正时钟信号clk_out；占空比校正单元1可用于多级驱动器进行校正，最终输出理想的占空比时钟。

现有技术中的时钟占空比调整实际上是改变时钟的上升沿的时间和下降沿的时间实现占空比的调整，这样会降低时钟上升，下降时间，进而导致抖动特性变差；而当传输数据有帧同步等需要时，也难以保证调制后的时钟信号与帧信号的同步。

本发明输出时钟信号的上升沿和下降沿始终陡峭，从而避免产生抖动性能的恶化。通过本发明提供的时钟占空比调整电路调整时钟占空比过程简单，根据不同数据选择不同码型进行时钟数字调制，即可得出不同的时钟占空比，并且占空比可以动态调整，并实现数据的传输。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图2所示，本发明实施例提供了一种时钟占空比调整电路，该时钟占空比调整电路包括：逻辑控制电路11和触发器12，其中：

上述逻辑控制电路11的数据输入端接收待发送数据，上述逻辑控制电路11的输出端与所述触发器12的输入端相连；上述触发器12的时钟信号输入端接收所述输入时钟信号clk1，上述触发器的输出端作为上述时钟占空比调整电路的输出端，将输出时钟信号clk2输出。

上述逻辑控制电路11根据上述待发送数据、上述输入时钟信号clk1的频率信息、上述输出时钟信号clk2的频率信息以及待发送数据与输出时钟信号clk2的占空比映射关系确定上述待发送数据对应的待拼接码型，并按上述待发送数据的顺序将上述待拼接码型进行拼接，得到上述待发送数据对应的码型信号；上述触发器12接收上述待发送数据对应的码型信号，并在上述输入时钟信号clk1的作用下，输出上述输出时钟信号clk2。

优选的，如图3所示，上述逻辑控制电路11包括：控制单元111和存储单元112，其中：

上述控制单元111的第一端作为上述逻辑控制电路11的数据输入端，上述控制单元111的第二端作为上述逻辑控制电路11的输出端，上述控制单元111的第三端与上述存储单元112相连；

上述存储单元112用于存储上述输入时钟信号的频率信息、上述输出时钟信号的频率信息以及上述待发送数据与输出时钟信号的占空比映射关系；上述控制单元111用于根据上述待发送数据、上述输入时钟信号clk1的频率信息、上述输出时钟信号clk2的频率信息以及上述待发送数据与输出时钟信号clk2的占空比映射关系确定上述待发送数据对应的待拼接码型，并按上述待发送数据的顺序将上述待拼接码型进行拼接，得到上述待发送数据对应的码型信号。

需要说明的是，在本发明实施例中，待发送数据，输入时钟信号clk1的频率信息和输出时钟信号clk2的频率信息，待发送数据与输出时钟信号clk2的占空比映射关系输入到逻辑控制电路11中，逻辑控制电路11根据待发送数据的值及输入时钟信号clk1的频率及输出时钟信号clk2的频率来选择待拼接的码型，并按数据顺序将码型拼接好。

例如，根据待发送数据传输要求，输入时钟信号clk1的频率为a，输出时钟信号clk2的频率为b。逻辑控制电路11根据输出时钟信号clk2的频率b与输入时钟信号clk1的频率a之比决定码型长度n，即n＝a/b，假设确定数据bit数为x＝1，则根据n>2^x+1，可以确定码型长度n＝4、5、6……，本发明实施例中码型长度可以确定为n＝4，则传输的数据包括：1、0和无数据，即当待发送数据为1时，输出时钟信号clk2的占空比为75％；当待发送数据为0时，输出时钟信号clk2的占空比为25％；当没有数据传输时，输出时钟信号clk2的占空比为50％。由此，输出时钟信号clk2的占空比25％对应码型为1000，输出时钟信号clk2的占空比50％对应码型为1100，输出时钟信号clk2的占空比75％对应码型为1110。需要说明的是，对于输出时钟信号clk2的占空比对应的码型不限于上述的设置方式，如表1所示。

表1

一旦码型信息确定，则对应的所传输的数据就是固定的值。需要注意的是，码型信息是唯一的，表1中的码型信息不包括“1111”、“0000”、“1010”和“0101”。

根据待发送数据与输出时钟信号clk2的占空比映射关系，可知当待发送数据为10011(前后无数据)时，拼接后的码型信号为：11101000100011101110，由于前后无数据，则前后各拼接一个无数据调制时钟后的码型，则实际的码型信号为：1100111010001000111011101100，对应的该码型信号在触发器12被输入时钟信号clk1打出后的波形如图4所示。

在本发明的另一个可选实施例中，若确定数据bit数为x＝2，根据n>2^x+1，则可以码型长度确定为n＝8、9、10……，本发明实施例中码型长度可以确定为n＝8，则传输的数据包括：11、10、01、00和无数据，即可以设置当待发送数据为11时，输出时钟信号clk2的占空比为87.5％或12.5％；当待发送数据为10时，输出时钟信号clk2的占空比为75％；当待发送数据为01时，输出时钟信号clk2的占空比为62.5％或37.5％；当待发送数据为00时，输出时钟信号clk2的占空比为25％；当没有数据传输时，输出时钟信号clk2的占空比为50％。由此，如表2所示，输出时钟信号clk2的占空比87.5％对应码型为11111110；输出时钟信号clk2的占空比75％对应码型为00111111；输出时钟信号clk2的占空比62.5％对应码型为00011111；输出时钟信号clk2的占空比50％对应码型为00001111；输出时钟信号clk2的占空比37.5％对应码型为00000111；输出时钟信号clk2的占空比25％对应码型为00000011；输出时钟信号clk2的占空比12.5％对应码型为00000001。具体的，为表2中的码型信息的第一列对应的码型，如表2所示。

表2

需要说明的是，对于输出时钟信号clk2的占空比对应的码型不限于上述的设置方式，也可以为其他满足占空比的码型信息。值得注意的是，从表2中可以看出，一个占空比对应唯一的一个数据，而一个数据可以对应多个占空比。

根据待发送数据与输出时钟信号clk2的占空比映射关系，可知当待发送数据为100111(前后无数据)时，拼接后的码型信号为：001111110001111111111110，由于前后无数据，则前后各拼接一个无数据调制时钟后的码型，则实际的码型信号为：0000111100111111000111111111111000001111；或；拼接后的码型信号为001111110000011100000001，由于前后无数据，则前后各拼接一个无数据调制时钟后的码型，则实际的码型信号为0000111100111111000001110000000100001111。

本发明实施例提供的一种时钟占空比调整电路利用待发送数据根据配置好的待发送数据与输出时钟信号的占空比对应关系选择时钟码型，并且利用数据先后顺序进行码型拼接，再用输入时钟信号同步拼接好的码型，便可以实现输入数据对时钟的调制，保证时钟频率不变的情况下实现传输时钟的同时传输数据，并保证时钟具有低抖动的特性。

如图5所示，本发明实施例提供了一种数据传输方法，该方法具体包括如下步骤：

s501、接收待发送数据，并获取输入时钟信号的频率信息和输出时钟信号的频率信息。

s502、根据上述待发送数据、上述输入时钟信号的频率信息、上述输出时钟信号的频率信息以及待发送数据与输出时钟信号的占空比映射关系确定上述待发送数据对应的待拼接码型。

具体的，根据上述待发送数据、上述输入时钟信号的频率信息、上述输出时钟信号的频率信息以及待发送数据与输出时钟信号的占空比映射关系确定上述待发送数据对应的待拼接码型的步骤，包括：

根据上述输入时钟信号的频率信息和上述输出时钟信号的频率信息确定码型长度；

根据上述待发送数据和上述待发送数据与输出时钟信号的占空比映射关系确定上述待发送数据对应的待拼接码型。

需要说明的是，上述根据待发送数据和待发送数据与输出时钟信号的占空比映射关系确定待发送数据对应的待拼接码型的步骤，包括：

根据上述待发送数据确定上述待发送数据的数据比特数；

根据上述待发送数据的数据比特数来确定码型长度；

根据上述码型长度设定各个上述待发送数据对应的占空比以及上述待发送数据对应的待拼接码型。

需要说明的是，根据上述待发送数据的数据比特数来确定码型长度的步骤，包括：

依据预设公式以及上述待发送数据的数据比特数计算码型长度。

具体的，上述预设公式为n>2^x+1，其中：n为码型长度，x为数据比特数。

s503、按上述待发送数据的顺序将上述待拼接码型进行拼接，得到上述待发送数据对应的码型信号。

s504、上述待发送数据对应的码型信号在上述输入时钟信号的作用下，输出上述输出时钟信号。

s505、根据上述输出时钟信号以及上述输出时钟信号的占空比与待发送数据映射关系对上述输出时钟信号进行解析，确定上述待发送数据。

需要说明的是，在本发明实施例中，待发送数据，输入时钟信号clk1的频率信息和输出时钟信号clk2的频率信息，待发送数据与输出时钟信号clk2的占空比映射关系输入到逻辑控制电路11中，逻辑控制电路11根据待发送数据的值及输入时钟信号clk1的频率及输出时钟信号clk2的频率来选择待拼接的码型，并按数据顺序将码型拼接好。

例如，根据待发送数据传输要求，输入时钟信号clk1的频率为a，输出输出时钟信号clk2的频率为b。当待发送数据为1时，输出时钟信号clk2的占空比为75％；当待发送数据为0时，输出时钟信号clk2的占空比为25％；当没有数据传输时，输出时钟信号clk2的占空比为50％。逻辑控制电路11根据输出时钟信号clk2的频率b与输入时钟信号clk1的频率a之比决定码型长度c，即c＝a/b，假设c＝4，由此，输出时钟信号clk2的占空比25％对应码型为1000，输出时钟信号clk2的占空比50％对应码型为1100，输出时钟信号clk2的占空比75％对应码型为1110。

根据待发送数据与输出时钟信号clk2的占空比映射关系，可知当待发送数据为10011(前后无数据)时，拼接后的码型信号为：11101000100011101110，由于前后无数据，则前后各拼接一个无数据调制时钟后的码型，则实际的码型信号为：1100111010001000111011101100，对应的该码型信号在触发器12被输入时钟信号clk1打出后的波形如图4所示。

根据上述输出时钟信号以及上述输出时钟信号的占空比与待发送数据映射关系对上述输出时钟信号进行解析，确定上述待发送数据，从而实现数据的传输。

具体的描述可以参见上述实施例提供的时钟占空比调整电路部分的描述，在此不再进行详细赘述。

本发明实施例提供的一种数据传输方法利用待发送数据根据配置好的待发送数据与输出时钟信号的占空比对应关系选择时钟码型，并且利用数据先后顺序进行码型拼接，再用输入时钟信号同步拼接好的码型，便可以实现输入数据对时钟的调制，保证时钟频率不变的情况下实现传输时钟的同时传输数据，并保证时钟具有低抖动的特性。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上结合附图对本发明所提出的电路及方法进行了示例性描述，以上实施例的说明只是用于帮助理解本发明的核心思想。对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。