本实用新型涉及集成电路技术领域，特别涉及一种防闩锁电路及集成电路。
背景技术：
随着IC制造工艺的发展，芯片的尺寸越来越小，芯片封装密度和集成度越来越高，产生闩锁效应(Latch up)的可能性就会越来越大，模块之间互相干扰的可能性也会越来越大。一般的集成电路中均存在寄生晶体管(又称寄生可控硅，简称SCR)，闩锁效应是指寄生双极性晶体管被触发导通，在电源VDD与地GND之间形成低阻抗大电流通路，导致电路无法正常工作，甚至烧毁的现象。这种寄生双极性晶体管存在集成电路的各个部分，包括输入端、输出端、内部反相器等。
图1和图2分别示出了现有技术中寄生可控硅的结构示意图和等效电路图。如图1和图2所示，寄生双极性晶体管由一个PNP晶体管和一横向NPN晶体管组成。Q1为垂直式晶体管(Bipolar Junction Transistor—BJT)，控制端为N型阱区，第二端为P型衬底，第一端为P沟道；Q2为侧面式晶体管BJT，控制端为P型衬底，第二端为N型阱区，第一端为N沟道。以上两元件构成可控硅SCR电路，当无外界干扰未引起触发时，两个BJT处于截止状态，第二端电流是第二端-控制端的反向漏电流构成，电流增益非常小，此时不会产生闩锁效应。当其中一个BJT的第二端电流受到外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，电源VDD至地GND间形成低阻抗大电流通路，产生闩锁效应。例如，当Q1的第二端处电压VP上升，Q2的第二端处电压VN下降时，产生闩锁效应。
技术实现要素：
鉴于上述问题，本实用新型的目的在于提供一种防闩锁电路及集成电路，具有抗闩锁能力。
根据本实用新型的第一方面，提供一种防闩锁电路，包括：第一晶体管，具有控制端、第一端和第二端，控制端接收第一控制电压，第一端接收第一供电电压；第二晶体管，与第一晶体管类型相反，具有控制端、第一端和第二端，控制端接收第二控制电压，并且与第一晶体管的第二端相连，第一端与第一晶体管的控制端相连，第二端接收第二供电电压；控制电路，设置第一供电电压与第二供电电压之间由第一晶体管和第二晶体管形成的通路上，用于当第一控制电压和/或第二控制电压超出预设范围时将所述通路断开。
优选地，所述控制电路设置在所述第一供电电压和所述第一晶体管之间，包括第一比较模块和第一开关模块，所述第一比较模块用于在第一控制电压超出预设的第一范围时输出用于使第一开关模块关断的第一开关信号；第一开关模块用于在接收到第一开关信号时将第一供电电压与第一晶体管断开。
优选地，所述第一比较模块为第一比较器，所述第一开关模块为第一开关管；所述第一比较器的第一输入端接收第一控制电压，第二输入端接收第一参考电压，输出端与所述第一开关管的控制端连接；所述第一开关管的第一端接收第一供电电压，第二端与所述第一晶体管的第一端连接。
优选地，所述控制电路设置在所述第二供电电压和所述第二晶体管之间，包括第二比较模块和第二开关模块，所述第二比较模块用于在第二控制电压超出预设的第二范围时输出用于使第二开关模块关断的第二开关信号；第二开关模块用于在接收到第二开关信号时将第二供电电压与第二晶体管断开。
优选地，所述第二比较模块为第二比较器，所述第二开关模块为第二开关管；所述第二比较器的第一输入端接收第二控制电压，第二输入端接收第二参考电压，输出端与所述第二开关管的控制端连接；所述第二开关管的第一端接收第二供电电压，第二端与所述第二晶体管的第一端连接。
优选地，所述控制电路设置在所述第一供电电压和所述第一晶体管之间以及第二供电电压和所述第二晶体管之间，包括第一比较模块、第一开关模块、第二比较模块和第二开关模块，所述第一比较模块用于在第一控制电压超出预设的第一范围时输出用于使第一开关模块关断的第一开关信号；第一开关模块用于在接收到第一开关信号时将第一供电电压与第一晶体管断开；所述第二比较模块用于在第二控制电压超出预设的第二范围时输出用于使第二开关模块关断的第二开关信号；第二开关模块用于在接收到第二开关信号时将第二供电电压与第二晶体管断开。
优选地，所述第一比较模块为第一比较器，所述第一开关模块为第一开关管；所述第二比较模块为第二比较器，所述第二开关模块为第二开关管；所述第一比较器的第一输入端接收第一控制电压，第二输入端接收第一参考电压，输出端与所述第一开关管的控制端连接；所述第一开关管的第一端接收第一供电电压，第二端与所述第一晶体管的第一端连接；所述第二比较器的第一输入端接收第二控制电压，第二输入端接收第二参考电压，输出端与所述第二开关管的控制端连接；所述第二开关管的第一端接收第二供电电压，第二端与所述第二晶体管的第一端连接。
优选地，所述第一开关管为PMOS晶体管，所述第二开关管为NMOS晶体管。
优选地，所述第一晶体管为PNP型晶体管，所述第二晶体管为NPN型晶体管。
优选地，所述第一供电电压大于第二供电电压。
根据本实用新型的另一方面，提供一种集成电路，包括上述所述的防闩锁电路。
本实用新型提供的防闩锁电路及集成电路，在第一供电电压与第二供电电压之间由第一晶体管和第二晶体管形成的通路上设置控制电路，当第一晶体管的第一控制电压和/或第二晶体管的第二控制电压超出预设范围时将通路断开，从而防止上电情况下闩锁效应的发生。
附图说明
通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了现有技术中寄生可控硅的结构示意图；
图2示出了图1所示的寄生可控硅的等效电路图；
图3示出了本实用新型第一实施例提供的防闩锁电路的电路图；
图4示出了本实用新型第二实施例提供的防闩锁电路的电路图；
图5示出了本实用新型第三实施例提供的防闩锁电路的电路图。
具体实施方式
以下将参照附图更详细地描述本实用新型的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
下面结合附图和实施例，对本实用新型的具体实施方式作进一步详细描述。
图3示出了本实用新型第一实施例提供的防闩锁电路的电路图。如图1所示，所述防闩锁电路包括第一晶体管Q1和第二晶体管Q2以及控制电路10。
第一晶体管Q1具有控制端、第一端和第二端，控制端接收第一控制电压VN，第一端接收第一供电电压VH。
第二晶体管Q2，与第一晶体管类型相反，具有控制端、第一端和第二端，控制端接收第二控制电压VP，并且与第一晶体管Q1的第二端相连，第一端与第一晶体管Q1的控制端相连，第二端接收第二供电电压VL。在本实施例中，第一晶体管和第二晶体管为类型相反的双极性晶体管，控制端为基极，第一端为发射极，第二端为集电极。
在一个优选地实施例中，第一晶体管Q1为PNP型双极性晶体管，第二晶体管Q2为NPN型双极性晶体管。
控制电路10设置第一供电电压VH与第二供电电压VL之间由第一晶体管Q1和第二晶体管Q2形成的通路上，用于当第一控制电压VN和/或第二控制电压VP超出预设范围时将所述通路断开。
所述控制电路10设置在所述第一供电电压VH和所述第一晶体管Q1之间，包括第一比较模块101和第一开关模块102。
其中，所述第一比较模块101用于在第一控制电压VN超出预设的第一范围时输出用于使第一开关模块102关断的第一开关信号；第一开关模块102用于在接收到第一开关信号时将第一供电电压VH与第一晶体管Q1断开。
在本实施例中，所述第一比较模块101为第一比较器U1，所述第一开关模块102为第一开关管M1。所述第一比较器U1的第一输入端接收第一控制电压VN，第二输入端接收第一参考电压VRH，输出端与所述第一开关管M1的控制端连接；
所述第一开关管M1的第一端接收第一供电电压VH，第二端与所述第一晶体管Q1的第一端连接。
当VN＜VRH时，第一比较器U1输出的第一开关信号控制第一开关管M1关断。其中，第一参考电压VRH可以等于第一供电电压VH。
在一个优选地实施例中，第一开关管M1为PMOS晶体管，第一开关管M1的控制端为栅极，第一端为源极，第二端为漏极。第一开关信号为高电平。
在一个优选地实施例中，第一开关管M1为NMOS晶体管，第一开关管M1的控制端为栅极，第一端为漏极，第二端为源极。第一开关信号为低电平。
当出现电压错乱(例如静电引起的或者电路操作错误引起的电压错乱)时，可能会引起第一控制电压VN或第二控制电压VP发生变化。若先引起第一控制电压VN下降，当第一晶体管Q1的第一端与控制端电的压差大于第一晶体管Q1的开启电压时，第一晶体管Q1会导通，第一供电电压将会提供给第二晶体管Q2的控制端，导致第二晶体管Q2的控制端电压VP上升，当第二晶体管Q2的控制端与第一端的压差大于第二晶体管Q2的开启电压时，第二晶体管Q2会导通，产生闩锁路径。若先引起第二控制电压VP上升，当第二晶体管Q2的控制端与第一端的压差大于第二晶体管Q2的开启电压时，第二晶体管Q2会导通，第二供电电压会提供给第一晶体管Q1的控制端，导致第一控制电压VN下降，当第一晶体管Q1的第一端与控制端的压差大于第一晶体管Q1的开启电压时，第一晶体管Q1会导通，产生闩锁路径。
因此，电压错乱的情况下会直接或间接地引起第一控制电压VN下降，将VN与第一参考电压VRH进行比较，当VN＜VRH时，第一比较器U1输出第一开关信号，控制第一开关管M1关断，使得电流路径关闭，不会产生闩锁效应。
本实用新型提供的防闩锁电路，在第一供电电压与第二供电电压之间由第一晶体管和第二晶体管形成的通路上设置控制电路，当第一晶体管的控制电压超出预设的第一范围时将第一供电电压与第一晶体管断开，从而防止上电情况下闩锁效应的发生。
图4示出了本实用新型第二实施例提供的防闩锁电路的电路图。与第一实施例相比，区别在于，所述控制电路20设置在所述第二供电电压VL和所述第二晶体管Q2之间，包括第二比较模块201和第二开关模块202。
其中，所述第二比较模块201用于在第二控制电压VP超出预设的第二范围时输出用于使第二开关模块202关断的第二开关信号；第二开关模块202用于在接收到第二开关信号时将第二供电电压VL与第二晶体管Q2断开。
在本实施例中，所述第二比较模块201为第二比较器U2，所述第二开关模块202为第二开关管M2。所述第二比较器U2的第一输入端接收第二控制电压VP，第二输入端接收第二参考电压VRL，输出端与所述第二开关管M2的控制端连接；
所述第二开关管M2的第一端接收第二供电电压VL，第二端与所述第二晶体管Q2的第一端连接。
当VP＞VRL时，第二比较器U2输出的第二开关信号控制第二开关管M2关断。其中，第二参考电压VRL可以等于第二供电电压VL。
在一个优选地实施例中，第二开关管M2为PMOS晶体管，第二开关管M2的控制端为栅极，第一端为漏极，第二端为源极。第二开关信号为高电平。
在一个优选地实施例中，第二开关管M2为NMOS晶体管，第二开关管M2的控制端为栅极，第一端为源极，第二端为漏极。第二开关信号为低电平。
电压错乱的情况下会直接或间接地引起第二控制电压VP上升，将VP与第二参考电压VRL进行比较，当VP＞VRL时，第二比较器U2输出第二开关信号，控制第二开关管M2关断，使得电流路径关闭，不会产生闩锁效应。
本实用新型提供的防闩锁电路，在第一供电电压与第二供电电压之间由第一晶体管和第二晶体管形成的通路上设置控制电路，当第二晶体管的控制电压超出预设的第二范围时将第二公共电压与第二晶体管断开，从而防止上电情况下闩锁效应的发生。
图5示出了本实用新型第三实施例提供的防闩锁电路的电路图。与第一实施例相比，区别在于，所述控制电路包括第一控制电路10和第二控制电路20，其中，第一控制电路10设置在所述第一供电电压VH和所述第一晶体管Q1之间，包括第一比较模块101和第一开关模块102。第二控制电路20设置在所述第二供电电压VL和所述第二晶体管Q2之间，包括第二比较模块201和第二开关模块202。
其中，所述第一比较模块101用于在第一控制电压VN超出预设的第一范围时输出用于使第一开关模块102关断的第一开关信号；第一开关模块102用于在接收到第一开关信号时将第一供电电压VH与第一晶体管Q1断开。
在本实施例中，所述第一比较模块101为第一比较器U1，所述第一开关模块102为第一开关管M1。所述第一比较器U1的第一输入端接收第一控制电压VN，第二输入端接收第一参考电压VRH，输出端与所述第一开关管M1的控制端连接；
所述第一开关管M1的第一端接收第一供电电压VH，第二端与所述第一晶体管Q1的第一端连接。
当VN＜VRH时，第一比较器U1输出的第一开关信号控制第一开关管M1关断。其中，第一参考电压VRH可以等于第一供电电压VH。
在一个优选地实施例中，第一开关管M1为PMOS晶体管，第一开关管M1的控制端为栅极，第一端为源极，第二端为漏极。第一开关信号为高电平。
在一个优选地实施例中，第一开关管M1为NMOS晶体管，第一开关管M1的控制端为栅极，第一端为漏极，第二端为源极。第一开关信号为低电平。
所述第二比较模块201用于在第二控制电压VP超出预设的第二范围时输出用于使第二开关模块202关断的第二开关信号；第二开关模块202用于在接收到第二开关信号时将第二供电电压VL与第二晶体管Q2断开。
在本实施例中，所述第二比较模块201为第二比较器U2，所述第二开关模块202为第二开关管M2。所述第二比较器U2的第一输入端接收第二控制电压VP，第二输入端接收第二参考电压VRL，输出端与所述第二开关管M2的控制端连接；
所述第二开关管M2的第一端接收第二供电电压VL，第二端与所述第二晶体管Q2的第一端连接。
当VP＞VRL时，第二比较器U2输出的第二开关信号控制第二开关管M2关断。其中，第二参考电压VRL可以等于第二供电电压VL。
在一个优选地实施例中，第二开关管M2为PMOS晶体管，第二开关管M2的控制端为栅极，第一端为漏极，第二端为源极。第二开关信号为高电平。
在一个优选地实施例中，第二开关管M2为NMOS晶体管，第二开关管M2的控制端为栅极，第一端为源极，第二端为漏极。第二开关信号为低电平。
电压错乱的情况下会直接或间接地引起第一控制电压VN下降以及第二控制电压VP上升，将VN与第一参考电压VRH进行比较以及将VP与第二参考电压VRL进行比较，当VN＜VRH时，第一比较器U1输出第一开关信号，控制第一开关管M1关断，以及当VP＞VRL时，第二比较器U2输出第二开关信号，控制第二开关管M2关断，使得电流路径关闭，不会产生闩锁效应。
本实用新型提供的防闩锁电路，在第一供电电压与第二供电电压之间由第一晶体管和第二晶体管形成的通路上设置控制电路，当第一晶体管的控制电压超出预设的第一范围时将第一供电电压与第一晶体管断开以及当第二晶体管的控制电压超出预设的第二范围时将第二公共电压与第二晶体管断开，从而防止上电情况下闩锁效应的发生。
本实用新型还提供一种集成电路，包括上述任一实施例所述的防闩锁电路。
依照本实用新型的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。