用于MAPS内部的列循环ADC单元及转换方法与流程

本发明是关于一种用于maps(单片有源像素探测器)内部的列循环adc单元及转换方法，涉及半导体集成电路设计领域。

背景技术：

在高能物理实验、空间探测以及智能数字诊疗等探测器领域中，想要对不同种类乃至迄今未知的高能粒子进行能谱探测、元素鉴别，需要像素探测器能够同时探测粒子的径迹信息和能量幅值信息。目前，国际上主流的用于能量测量的像素探测器——单片有源像素探测器(monolithicactivepixelsensor，maps)芯片，均采用maps芯片外部的adc(模数转换)，对探测器探测到的粒子能量的模拟输出进行数字转换，并在后续读出电子学中进行数据处理。但是由于maps芯片内像素点数量极其庞大，每个像素点对粒子能量进行搜集后转化的模拟信号都需要采样输出，即使采用多路模拟输出方式，最大读出速率也只达到1khz量级，同时采用片外adc进行数字化也会降低系统的集成性，增加系统噪声。

对于新型的maps片内集成列adc，将像素阵列收集的模拟信号在片内直接数字化，可以极大提高探测器输出粒子能量幅值的速率。为了保证maps芯片性能，列adc需要在面积(<0.02mm²)、功耗(<5mw)和速度方面(>40mhz)满足非常严格的要求。传统的循环算法adc，余量放大单元和采样保持单元都需要运算放大器，不利于低功耗和节省面积。并且传统结构需要一个对输入信号采样的单独周期，增加了一个转换周期，降低了转换了速度。

技术实现要素：

针对上述问题，本发明的目的是提供一种用于单片有源像素探测器内部的列循环adc，能够减少芯片面积并降低功耗，且能够将对外部输入信号采样周期与转换周期合并，有效提高转换速度。

为实现上述目的，本发明采取以下技术方案：

第一方面，本发明提供一种集成于maps芯片的列循环adc单元，该adc单元包括：

子级adc，用于对输入模拟信号vi进行粗量化输出数码aibi；

子级dac，用于将数码aibi转换成模拟量vdac；

余量放大单元，用于将输入模拟量vi和vdac相减并放大生成余量信号；

采样保持单元，用于将余量信号保持并循环输入本级vi端口；

数字校正单元，用于将n个周期子级adc产生的n组数字码aibi，i＝1,2,3…,n进行运算，得到(n+1)bit数字码，并在最后一个周期输出。

进一步地，所述余量放大单元包括余量放大开关电容组和运算放大器，所述采样保持单元包括采样保持开关电容组和运算放大器，其中，所述采样保持单元和余量放大单元共用一个；

vi端连接到所述子级adc和余量放大单元的输入端；

所述子级adc输出端并联连接所述子级dac的输入端和数字校正单元，所述子级dac输出端连接所述余量放大单元的另一输入端，所述余量放大开关电容组的输出端连接所述运算放大器的反向输入端，所述运算放大器的输出端通过所述采样保持开关电容组连接运算放大器的反向输入端，所述运算放大器的正向输入端连接共模电平vcm，外部输入的模拟信号vsig通过开关连接vi端，运算放大器的输出端通过开关连接到vi端。

进一步地，所述余量放大开关电容组包括四个电容c1、c2、c1'、c2'和十二个开关s1、s2、s3、s4、s5、s6、s1'、s2'、s3'、s4'、s5'、s6'；所述采样保持开关电容组包括两个电容c3、c3'和八个开关s7、s8、s7'、s8'、s9、s10、s9'、s10'；其中，

vsigp输入端通过开关s10连接到余量放大单元输入端口vip；

余量放大单元输入端口vip通过开关s1连接到电容c2上极板，通过开关s2连接到电容c1上极板，并通过开关s9连接到运算放大器的输出端vop；

vsign输入端通过开关s10'连接余量放大单元另一输入端口vin，余量放大单元另一输入端口vin通过开关s1'连接电容c2'上极板，并通过开关s2'连接电容c1'上极板，以及通过开关s9'连接运算放大器输出端von；

vdacp输入端通过开关s3连接到电容c1上极板；

vdacn输入端通过开关s3'连接c1'上极板；

电容c1、c2下极板相连并通过开关s4连接到共模电平vcm上；

电容c1'、c2'下极板相连并通过开关s4'也连接到共模电平vcm上；

电容c2上极板还通过开关s5连接到运算放大器的输出端vo；

电容c1、c2下极板连接点还通过开关s6连接到运算放大器同向输入端；

电容c2'上极板还通过开关s5'连接到运算放大器输出端von；

电容c1'、c2'下极板连接点通过开关s6'连接到运算放大器反向输入端；

电容c3上极板连接运算放大器的输出端vop，电容c3下极板通过开关s7连接到共模电平vcm，还通过开关s8连接到运算放大器同向输入端；

电容c3'上极板连接运算放大器输出端von，电容c3'下极板通过开关s7'连接到共模电平vcm，还通过开关s8'连接到运算放大器反向输入端。

进一步地，采用cmos互补开关控制各开关动作：

开关s1、s2、s4、s8、s1'、s2'、s4'、s8'由φ1时钟及其反相信号控制导通关断，φ1高电平时导通；

开关s3、s5、s6、s7、s3'、s5'、s6'、s7'由φ2时钟及其反相信号控制导通关断，φ2高电平时导通；

开关s9、s10、s9'、s10由φ3时钟及其反相信号控制，开关s9、s9'在φ3低电平导通，s10、s10'在φ3高电平导通；

在时钟控制下，通过开关闭合或者断开，令余量放大单元和采样保持单元在共用运算放大器的条件下变换电路结构，完成相应功能。

进一步地，所述余量放大单元和采样保持单元均采用全差分结构，信号vsigp和vsigp为信号vsig的差分形式，信号vdacp和vdacp为信号vdac的差分形式，信号vop和von为信号vo的差分形式，信号vip和vin是信号vi的差分形式。

第二方面，本发明还提供一种采用集成于maps芯片内的列循环adc单元进行模数转换的方法，包括：

s1：第一个周期的前半个周期，时钟信号φ3和φ1为高电平，φ2为低电平，在其控制的开关状态下，子级adc和余量放大开关电容组直接对外部的输入信号vsigp和vsign进行采样；

s2：第一周期的后半个周期，时钟信号φ3和φ1为低电平，φ2为高电平，子级adc采用1.5bit量化结构，根据输入信号vip和vin输出2位数码aibi，输入给子级dac产生对应vdacp和vdacn信号；

s3：第二周期的前半个周期，信号φ1为高电平，φ2和φ3为低电平，此时端口vip和vin不对外部信号采样，而是对上半个周期计算的结果进行采样，具体操作如下：此时电容c3、c3'和运算放大器在开关控制下对上半个周期运算放大器的输出端vop和von的输出结果进行保持，且上半个周期计算结果vop和von循环接回本级的端口vip和vin，电容c1、c2、c1'、c2'和子级adc在开关控制下则对循环结果进行采样；

s4：重复s2和s3，运行n个周期能够完成n次转换，根据s2，每个周期后半个周期产生数字码aibi输入到数字校正单元，在下一周期通过φ3控制数字校正单元输出数字码。

进一步地，运算放大器输出端vop和von电压和输入端vip和vin的关系对应如下：

式中，vr是参考电压，信号vip和vin是信号vi的差分形式。

本发明由于采取以上技术方案，其具有以下特点：

1、本发明在一个转换周期内，运算放大器在前半个周期和采样保持开关电容组完成采样保持功能，在后半个周期和余量放大开关电容组完成余量放大功能，实现了放大器的共用，降低了adc功耗和且减少了芯片面积；同时，对外部信号采样周期(φ3高电平)和第一个转换周期前半个周期(φ1高电平)合并，即采样周期和转换周期合并，提高了转换速率；

2、本发明的余量放大单元和采样保持单元共用一个放大器，减少芯片硬件消耗，降低功耗；

综上，本发明提供的循环算法adc具有高速低硬件消耗的优点，能够很好的集成于maps芯片内部同时保证芯片性能。

附图说明

图1为本发明实施例1的循环列adc的原理框图；

图2为本发明实施例1的余量放大单元和采样保持单元的电路图；

图3为本发明实施例2中adc工作过程中步骤1的等效电路图；

图4为本发明实施例2中adc工作过程中步骤2的等效电路图；

图5为本发明实施例2中adc工作过程中步骤3的等效电路图；

图6为本发明实施例2中adc工作的时序电路和产生的数字结果图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例1：

如图1所示，本实施例提供的集成于maps芯片的列循环adc单元，包括子级adc、子级dac、数字校正单元、余量放大单元和采样保持单元；

子级adc用于对输入模拟信号vi进行粗量化输出数码aibi；

子级dac用于将数码aibi转换成模拟量vdac；

余量放大单元用于将输入模拟量vi和vdac相减并放大生成余量信号；

采样保持单元用于将余量信号保持并循环输入本级vi端口；

数字校正单元用于将n个周期子级adc产生的n组aibi(i＝1,2,3…,n)数字码保存并进行运算，得到(n+1)bit数字码d[n:0],并在最后一个周期进行输出。

优选地，余量放大单元包括余量放大开关电容组和运算放大器，采样保持单元包括采样保持开关电容组和运算放大器，其中，采样保持单元和余量放大单元共用一个运算放大器。

vi端口连接到子级adc和余量放大单元的输入端，子级adc输出端并联连接子级dac的输入端和数字校正单元，子级dac输出端连接余量放大开关电容组的另一输入端，余量放大开关电容组的输出端连接运算放大器的反向输入端，运算放大器的输出端通过采样保持开关电容组连接运算放大器的反向输入端，运算放大器的正向输入端连接共模电平vcm，外部输入的模拟信号vsig通过φ3控制的开关连接到vi端，运算放大器的输出vo通过nφ3控制的开关连接到vi端。adc工作时，首先φ3控制的开关闭合，nφ3控制的开关断开，外部模拟信号vsig输入到vi端口被采样；此后φ3控制的开关断开，nφ3控制的开关闭合，vo端口保持的信号输入到vi端口。

优选地，余量放大单元和采样保持单元如图2所示，其中的结构为全差分结构，与图1中的信号中对应，信号vsigp和vsigp为信号vsig的差分形式，信号vdacp和vdacp为信号vdac的差分形式，信号vop和von为信号vo的差分形式，信号vip和vin是信号vi的差分形式。余量放大开关电容组包括四个电容c1、c2、c1'、c2'和十二个开关s1、s2、s3、s4、s5、s6、s1'、s2'、s3'、s4'、s5'、s6'；

采样保持开关电容组包括两个电容c3、c3'和八个开关s7、s8、s7'、s8'、s9、s10、s9'、s10'。

其中，vsigp输入端通过开关s10连接到余量放大单元输入端口vip。

余量放大单元输入端口vip通过开关s1连接到电容c2上极板(节点a)，通过开关s2连接到电容c1上极板(节点b)，并通过开关s9连接到运算放大器的输出端vop。

vsign输入端通过开关s10'连接余量放大单元输入端口vin。余量放大单元输入端口vin通过开关s1'连接电容c2'上极板(节点a')，并通过开关s2'连接电容c1'上极板(节点b')，以及通过开关s9'连接运算放大器输出端von。

vdacp输入端通过开关s3连接到电容c1上极板(节点b)，vdacn输入端通过开关s3'连接c1'上极板(节点b')。电容c1、c2下极板相连到节点c并通过开关s4连接到共模电平vcm上，电容c1'、c2'下极板相连到节点c'并通过开关s4'也连接到共模电平vcm上。节点a通过开关s5连接到输出端vop，节点c通过开关s6连接到节点p(运算放大器同向输入端)；节点a'通过开关s5'连接到输出端von，节点c'通过开关s6'连接到节点n(运算放大器反向输入端)。电容c3上极板连接输出端vop，电容c3下极板节点d通过开关s7连接到共模电平vcm，还通过开关s8连接到节点p；电容c3'上极板连接输出端von，下极板节点d'通过开关s7'连接到共模电平vcm，还通过开关s8'连接到节点n。

具体地，其中开关为cmos互补开关，由一对反相的数字信号控制，开关的控制信号见图6，φ1、φ2、φ3的反相信号省略。开关s1、s2、s4、s8、s1'、s2'、s4'、s8'由φ1时钟及其反相信号控制导通关断，φ1高电平时导通；开关s3、s5、s6、s7、s3'、s5'、s6'、s7'由φ2时钟及其反相信号控制导通关断，φ2高电平时导通；开关s9、s10、s9'、s10由φ3时钟及其反相信号控制，其中s9、s9'在φ3低电平导通，s10、s10'在φ3高电平导通。在时钟的控制下，开关闭合或者断开，令余量放大单元和采样保持单元在共用放大器的条件下变换电路结构，完成所需功能。

具体地，电容c1、c2、c1'、c2'的容值相等，电容c3、c3'容值相等，且和电容c1、c2、c1'、c2'容值并无直接关系，容值大小满足adc精度、驱动等要求即可。

优选地，子级adc、子级dac、数字校正单元和运算放大器皆可采用现有结构和技术。

实施例2：

本实例提供的adc工作的时序及控制开关的时钟信号见图6，转换周期就是图6中clk信号的一个周期，clk信号一个周期包括了φ1和φ2信号的高电平，φ1和φ2信号高电平控制的步骤即为一个转换周期，以图中周期信号clk的高电平阶段为前半个周期，对应φ1信号高电平阶段，低电平为后半个周期，对应φ2信号高电平阶段。clk信号的一个周期对应了φ1和φ2高电平阶段，即为一个转换周期，完成了子级adc输出数码和余量信号的运算。φ3信号控制对外部信号进行采样，高电平阶段为采样周期。

本实施例提供的采用集成于maps芯片内的列循环adc单元进行模数转换的方法，包括：

步骤1：第一个周期的前半个周期，时钟信号φ3和φ1为高电平，φ2为低电平，在其控制的开关状态下，余量放大和采样保持单元的等效电路见图3。子级adc和余量放大开关电容组直接对外部的输入信号vsigp和vsign进行采样，因为模拟信号直接储存到电容c1、c2、c1'、c2'中，后半个周期可以直接进行余量运算放大，无需独立的周期对外部模拟信号进行采样保持，将采样模拟信号的周期和进行余量运算转换的周期合并。

步骤2：第一周期的后半个周期，信号φ3和φ1为低电平，φ2为高电平。子级adc采用1.5bit量化结构，根据输入信号vip和vin输出2位数码aibi，输入给子级dac后产生对应的vdacp和vdacn信号，其中，vdacp和vdacn和输入的信号对应关系如下：

式中，vcm是adc处理的所有差分信号的共模电压，aibi为子级adc根据输入信号(vip-vin)的数字量化输出，vdacp和vdacn为子级dac根据输入的aibi的输出模拟信号，vr是参考电压，整个adc的差分输入的范围为(-vr～+vr)。

其中，vdacp和vdacn信号通过开关s3、s3'输入到余量放大单元电容的节点b和b'。将断开开关及其连线删去后，此时余量放大和采样保持单元等效的电路图见图4。电容c1、c2、c1'、c2'和运算放大器在开关控制下完成余量放大功能，而电容c3、c3'在开关控制下作为运算放大器负载，对运算放大器输出端vop和von的结果进行采样，输出结果如下：

vop-von＝2(vip-vin)-(vdacp-vdacn)

综合归纳后，运算放大器输出端vop和von电压和输入端vip和vin的关系对应如下：

步骤3：第二周期的前半个周期，信号φ1为高电平，φ2和φ3为低电平。此时余量放大和采样保持单元的等效电路见图5，和步骤1的区别是此时端口vip和vin不对外部信号采样，而是对上半个周期计算的结果进行采样。具体操作如下：此时电容c3、c3'和运算放大器在开关控制下对上半个周期运算放大器的输出端vop和von的输出结果进行保持，且上半个周期计算的结果vop和von循环接回本级的端口vip和vin，电容c1、c2、c1'、c2'和子级adc在开关控制下则对循环回来的结果进行采样。

步骤4：时序图见图6，重复步骤2和步骤3，运行n个周期能够完成n次转换。根据步骤2，每个周期后半个周期产生2bit数字码aibi输入到数字校正单元，数字校正单元将这n组2位数字码错位相加可得到(n+1)bit转换数字码d[n:0]，在下一周期，通过φ3控制输出。其中，n个周期完成n次转换，产生(n+1)bit数字码d[n:0]，无需独立的外部输入采样周期。n个转换周期中子级adc产生了n组数码aibi(i＝1,2,3,…,n)，输入到数字校正模块后对其进行运算，得到(n+1)bit数字码d[n:0]，结果如下：

即对n数码aibi乘以系数2^n-i后相加，对于二进制数码，乘以2^n-i代表左移(n-i)位，最后结果如图6所示，n组数码错位相加，生成d[n:0]。

综上，本发明提出的列循环adc单元，在一个转换周期内，运算放大器在前半个周期和采样保持开关电容组完成采样保持功能，在后半个周期和余量放大开关电容组完成余量放大功能，实现了运算放大器的共用，降低了adc功耗且减少了芯片面积；同时合并了输入信号采样周期和转换周期，提高了转换速度，

最后应当说明的是：以上实施例仅用于说明本发明的技术方案而非对其保护范围的限制，尽管参照上述实施例对本申请进行了详细的说明，所属领域的普通技术人员应当理解：本领域技术人员阅读本申请后依然可对申请的具体实施方式进行种种变更、修改或者等同替换，但这些变更、修改或者等同替换，均在申请待批的权利要求保护范围之内。