1.一种集成于maps芯片的列循环adc单元，其特征在于，该adc单元包括：
子级adc，用于对输入模拟信号vi进行粗量化输出数码aibi；
子级dac，用于将数码aibi转换成模拟量vdac；
余量放大单元，用于将输入模拟量vi和vdac相减并放大生成余量信号；
采样保持单元，用于将余量信号保持并循环输入本级vi端口；
数字校正单元，用于将n个周期子级adc产生的n组数字码aibi，i＝1,2,3…,n进行运算，得到(n+1)bit数字码，并在最后一个周期输出。
2.根据权利要求1所述的集成于maps芯片的列循环adc单元，其特征在于，所述余量放大单元包括余量放大开关电容组和运算放大器，所述采样保持单元包括采样保持开关电容组和运算放大器，其中，所述采样保持单元和余量放大单元共用一个；
vi端连接到所述子级adc和余量放大单元的输入端；
所述子级adc输出端并联连接所述子级dac的输入端和数字校正单元，所述子级dac输出端连接所述余量放大单元的另一输入端，所述余量放大开关电容组的输出端连接所述运算放大器的反向输入端，所述运算放大器的输出端通过所述采样保持开关电容组连接运算放大器的反向输入端，所述运算放大器的正向输入端连接共模电平vcm，外部输入的模拟信号vsig通过开关连接vi端，运算放大器的输出端通过开关连接到vi端。
3.根据权利要求2所述的集成于maps芯片的列循环adc单元，其特征在于，所述余量放大开关电容组包括四个电容c1、c2、c1'、c2'和十二个开关s1、s2、s3、s4、s5、s6、s1'、s2'、s3'、s4'、s5'、s6'；所述采样保持开关电容组包括两个电容c3、c3'和八个开关s7、s8、s7'、s8'、s9、s10、s9'、s10'；其中，
vsigp输入端通过开关s10连接到余量放大单元输入端口vip；
余量放大单元输入端口vip通过开关s1连接到电容c2上极板，通过开关s2连接到电容c1上极板，并通过开关s9连接到运算放大器的输出端vop；
vsign输入端通过开关s10'连接余量放大单元另一输入端口vin，余量放大单元另一输入端口vin通过开关s1'连接电容c2'上极板，并通过开关s2'连接电容c1'上极板，以及通过开关s9'连接运算放大器输出端von；
vdacp输入端通过开关s3连接到电容c1上极板；
vdacn输入端通过开关s3'连接c1'上极板；
电容c1、c2下极板相连并通过开关s4连接到共模电平vcm上；
电容c1'、c2'下极板相连并通过开关s4'也连接到共模电平vcm上；
电容c2上极板还通过开关s5连接到运算放大器的输出端vo；
电容c1、c2下极板连接点还通过开关s6连接到运算放大器同向输入端；
电容c2'上极板还通过开关s5'连接到运算放大器输出端von；
电容c1'、c2'下极板连接点通过开关s6'连接到运算放大器反向输入端；
电容c3上极板连接运算放大器的输出端vop，电容c3下极板通过开关s7连接到共模电平vcm，还通过开关s8连接到运算放大器同向输入端；
电容c3'上极板连接运算放大器输出端von，电容c3'下极板通过开关s7'连接到共模电平vcm，还通过开关s8'连接到运算放大器反向输入端。
4.根据权利要求3所述的集成于maps芯片的列循环adc单元，其特征在于，采用cmos互补开关控制各开关动作：
开关s1、s2、s4、s8、s1'、s2'、s4'、s8'由φ1时钟及其反相信号控制导通关断，φ1高电平时导通；
开关s3、s5、s6、s7、s3'、s5'、s6'、s7'由φ2时钟及其反相信号控制导通关断，φ2高电平时导通；
开关s9、s10、s9'、s10由φ3时钟及其反相信号控制，开关s9、s9'在φ3低电平导通，s10、s10'在φ3高电平导通；
在时钟控制下，通过开关闭合或者断开，令余量放大单元和采样保持单元在共用运算放大器的条件下变换电路结构，完成相应功能。
5.根据权利要求3所述的集成于maps芯片的列循环adc单元，其特征在于，所述余量放大单元和采样保持单元均采用全差分结构，信号vsigp和vsigp为信号vsig的差分形式，信号vdacp和vdacp为信号vdac的差分形式，信号vop和von为信号vo的差分形式，信号vip和vin是信号vi的差分形式。
6.一种采用如权利要求3～5任一项所述的集成于maps芯片内的列循环adc单元进行模数转换的方法，其特征在于包括：
s1：第一个周期的前半个周期，时钟信号φ3和φ1为高电平，φ2为低电平，在其控制的开关状态下，子级adc和余量放大开关电容组直接对外部的输入信号vsigp和vsign进行采样；
s2：第一周期的后半个周期，时钟信号φ3和φ1为低电平，φ2为高电平，子级adc采用1.5bit量化结构，根据输入信号vip和vin输出2位数码aibi，输入给子级dac产生对应vdacp和vdacn信号；
s3：第二周期的前半个周期，信号φ1为高电平，φ2和φ3为低电平，此时端口vip和vin不对外部信号采样，而是对上半个周期计算的结果进行采样，具体操作如下：此时电容c3、c3'和运算放大器在开关控制下对上半个周期运算放大器的输出端vop和von的输出结果进行保持，且上半个周期计算结果vop和von循环接回本级的端口vip和vin，电容c1、c2、c1'、c2'和子级adc在开关控制下则对循环结果进行采样；
s4：重复s2和s3，运行n个周期能够完成n次转换，根据s2，每个周期后半个周期产生数字码aibi输入到数字校正单元，在下一周期通过φ3控制数字校正单元输出数字码。
7.基于权利要求6所述的方法，其特征在于，运算放大器输出端vop和von电压和输入端vip和vin的关系对应如下：
式中，vr是参考电压，信号vip和vin是信号vi的差分形式。