一种应用于锁相环的基于频率比较的锁定指示电路及方法与流程

本发明涉及cmos集成电路设计领域，特别是涉及一种应用于锁相环(phaselockedloop，pll)的基于频率比较的锁定指示电路及方法。

背景技术：

锁相环路是一种反馈控制电路，简称锁相环(pll,phase-lockedloop)。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住。

锁相环中传统的锁定指示电路有两种方式，一是相位比较方式，二是频率比较方式。其中，相位比较的方式是将两个时钟clk1和clk2经过鉴频鉴相器(pfd)，输出u和d信号，再经过一个或门，此时或门的输出(y)占空比表示clk1和clk2的相位差。然后将此相位差与一个固定的相位延迟作比较。但是在一些特殊条件下(例如电容漏电、电荷泵失配等等)即使pll输出频率稳定，但clk1和clk2相位差仍然维持在一个比较高的水平，这时，相位比较式锁定指示器中的固定参考相移就难以满足需要，导致锁定指示电路就会认为pll没有锁定而失效。

对于频率比较方式，早期提出的频率比较式锁定指示电路，是对clk1和clk2两个频率进行比较，只要pll处于稳定状态，就不会造成误判的情况。但由于结构和工艺等因素，在目前的设计中，两个信号clk1和clk2完全同频同相的情况下，clk1对clk2采样时，时钟沿可能会采到高电平，也可能采到低电平，因此会出现误判的情况。

技术实现要素：

为克服上述现有技术存在的不足，本发明之一目的在于提供一种应用于锁相环的基于频率比较的锁定指示电路及方法，通过基于计数比较的方式来判断锁相环是否锁定，可避免误报，安全可靠。

本发明之另一目的在于提供一种应用于锁相环的基于频率比较的锁定指示电路及方法，其通过比较计数结果中的某一bit位，而非完整的计数结果，可使用更少的d触发器组成参考计数器，减少了电路规模。

为达上述及其它目的，本发明提出一种应用于锁相环的基于频率比较的锁定指示电路，包括：

反馈计数器，利用多个d触发器对反馈时钟进行计数；

参考计数器，利用多个d触发器对参考时钟进行计数；

比较电路，用于将所述反馈计数器与参考计数器输出的某一相应位进行比较，并在两者频率不同时输出计数复位信号至所述反馈计数器及参考计数器；

锁定输出电路，用于在所述反馈计数器的末级输出的下降沿时输出锁定指示。

优选地，所述锁定输出电路在所述反馈计数器的末级输出的下降沿时将输入“1”传输至输出端即锁定指示。

优选地，所述反馈计数器包括m个d触发器，所述m个d触发器依次级联，所述反馈时钟fbclk连接至第一个d触发器的时钟输入端，第i个d触发器的反相输出端连接至其数据输入端d，第i个d触发器的同相输出端q即计数第i位输出pqi连接至下一级d触发器的时钟输入端，复位信号resetb连接至第一个d触发器的复位输入端，所述计数复位信号连接至第2个至第m个d触发器的复位输入端。

优选地，所述参考计数器包括n个d触发器，所述n个d触发器依次级联，参考时钟refclk连接至第一个d触发器的时钟输入端，第j个d触发器的反相输出端连接至其数据输入端d，第j个d触发器的同相输出端q即计数第j位输出nqj连接至下一级d触发器的时钟输入端，所述计数复位信号连接至第一个至第n个d触发器的复位输入端。

优选地，m＞n。

优选地，所述比较电路对反馈计数器与参考计数器的某一相应bit位进行对比，若每个判断时刻，该bit位都相同，则认为两者的计数结果一样，否则认为两者的计数结果不同。

优选地，所述比较电路包括一异或非门和第一下降沿d触发器，所述反馈计数器的第i位输出pqi连接至所述异或非门的一输入端，所述参考计数器的第i位输出nqi连接至所述异或非门的另一输入端，所述异或非门的输出端连接至所述第一下降沿d触发器的数据输入端，所述反馈计数器的第1位输出pq1连接至所述第一下降沿d触发器的时钟输入端，复位信号连接至所述第一下降沿d触发器的复位输入端，其反相输出端输出即所述计数复位信号。

优选地，所述锁定输出电路包括第二下降沿d触发器，固定高电平“1”连接至所述第二下降沿d触发器的数据输入端，所述反馈计数器的末级输出连接至所述第二下降沿d触发器的时钟输入端，复位信号连接至所述第二下降沿d触发器的复位输入端，其同相输出端输出即所述锁定指示。

为达到上述目的，本发明还提供一种应用于锁相环的基于频率比较的锁定指示方法，包括如下步骤：

步骤s1，利用反馈计数器、参考计数器分别对参考时钟和反馈时钟计数；

步骤s2，利用比较电路比较反馈计数器和参考计数器的计数结果，如果两者的计数结果一样，则继续计数，若两者的计数结果不同，则产生计数复位信号，对所述反馈计数器/参考计数器清零，重新开始计数；

步骤s3，从上一次清零计数开始，经过若干周期数之后，于锁相环稳定，控制锁定输出电路输出锁定指示信号。

优选地，于步骤s2中，所述比较电路对两个计数器的某一bit位进行对比，若每个判断时刻，该bit位都相同，则认为两者的计数结果一样，否则认为两者的计数结果不同。

与现有技术相比，本发明一种应用于锁相环的基于频率比较的锁定指示电路及方法通过基于计数比较的方式来判断锁相环是否锁定，可避免误报，安全可靠，同时，本发明通过比较计数结果中的某一bit位，而非完整的计数结果，可使用更少的d触发器组成参考计数器，减少了电路规模，优化了电路设计。

附图说明

图1为本发明一种应用于锁相环的基于频率比较的锁定指示电路的电路结构图；

图2为本发明具体实施例中反馈计数器的具体结构图；

图3为本发明具体实施例中参考计数器的具体结构图；

图4为本发明具体实施例中比较电路的具体结构图；

图5为本发明具体实施例中锁定输出电路的具体结构图；

图6为本发明一种应用于锁相环的基于频率比较的锁定指示方法的步骤流程图。

具体实施方式

以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

图1为本发明一种应用于锁相环的基于频率比较的锁定指示电路的电路结构图。如图1所示，本发明一种应用于锁相环的基于频率比较的锁定指示电路，包括：反馈计数器10、参考计数器20、比较电路30和锁定输出电路40。

其中，反馈计数器10由多个d触发器(dff)组成fd1～fdm组成，m>2，用于对反馈时钟fbclk进行计数，每个d触发器相当于除2触发器；参考计数器20由多个d触发器(dff)组成rd1～rdn组成，用于对参考时钟refclk进行计数，每个d触发器相当于除2触发器，n<m；比较电路30由异或非门(nxor)x1和下降沿d触发器cd1组成，用于将反馈计数器10、参考计数器20输出的某一相应位进行比较并在两者频率不同时输出计数复位信号resetn_sys，本实施例为第2位pq2和nq2；锁定输出电路40由下降沿d触发器ld1组成，用于在反馈计数器10的末级输出pq8的下降沿时将输入“1”传输至输出端即锁定指示lkdt，反馈计数器10的末级只有在反馈计数器10、参考计数器20没有被复位时才会循环出现脉冲输出，不复位预示着反馈时钟和参考时钟相同，即锁相环(pll)频率锁定，此时锁定输出电路40的输出即锁定指示。

具体地，反馈时钟fbclk连接至反馈计数器10的时钟输入端，复位信号resetb和计数复位信号resetn_sys连接至反馈计数器10的复位输入端，参考时钟refclk连接至参考计数器20的时钟输入端，计数复位信号resetn_sys连接至参考计数器20的复位输入端；反馈计数器10的第i位(i>1)输出连接至比较电路30的一输入端，反馈计数器10的第1位输出pq1连接至比较电路30的时钟输入端，参考计数器20的第i位输出连接至比较电路30的另一输入端，复位信号resetb连接至比较电路30的复位输入端，比较电路30的输出即计数复位信号resetn_sys；反馈计数器10的末级输出pq8连接至锁定输出电路40的时钟输入端，复位信号resetb连接至锁定输出电路40的复位输入端，固定高电平“1”连接至锁定输出电路40的数据输入端，其输出即锁相环(pll)的锁定指示lkdt。

图2为本发明具体实施例中反馈计数器的具体结构图。如图2所示，反馈计数器10由多个d触发器(dff)组成fd1～fdm组成(本实施例m＝8)，反馈计数器的m个d触发器(dff)组成fd1～fdm依次级联，反馈时钟fbclk连接至d触发器fd1的时钟输入端clk，fdi的反相输出端连接至其数据输入端d，fdi的同相输出端q即计数第i位输出pqi连接至下一级d触发器fd(i+1)的时钟输入端clk，i＝1～(m-1)，复位信号resetb连接至d触发器fd1的复位输入端，计数复位信号resetn_sys连接至d触发器fdi(i＝2～m)的复位输入端。

图3为本发明具体实施例中参考计数器的具体结构图。如图3所示，参考计数器由多个d触发器(dff)组成rd1～rdn组成(本实施例n＝2)，参考计数器的n个d触发器(dff)组成rd1～rdn依次级联，参考时钟refclk连接至d触发器rd1的时钟输入端clk，rdj的反相输出端连接至其数据输入端d，rdj的同相输出端q即计数第j位输出nqj连接至下一级d触发器rd(j+1)的时钟输入端clk，j＝1～(n-1)，计数复位信号resetn_sys连接至d触发器rdj(j＝1～n)的复位输入端。

图4为本发明具体实施例中比较电路的具体结构图。一般来说，比较电路30判断两个nbit的计数器结果是否一致，可以对nbit中的每一bit位进行对比，当n个bit位都分别相同的时候，认为两个计数器结果一致；也可以简化为，只对其中某一bit位进行对比，如果每个判断时刻，该bit位都相同，也可以认为这两个计数器计数结果一致。基于此，本发明中参考计数器和反馈计数器使用的d触发器(dff)数目可明显不同，本发明可使用更少的dff组成参考计数器，简化电路设计。如图4所示，比较电路30由异或非门(nxor)x1和下降沿d触发器cd1组成，反馈计数器10的第i位(i>1)输出pqi(本实施例i＝2，即pq2)连接至异或非门x1的一输入端，参考计数器20的第i位输出nqi(即nq2)连接至异或非门x1的另一输入端，异或非门x1的输出端连接至下降沿d触发器cd1的数据输入端d，反馈计数器10的第1位输出pq1连接至下降沿d触发器cd1的时钟输入端，复位信号resetb连接至下降沿d触发器cd1的复位输入端，其反相输出端即计数复位信号resetn_sys。

本发明中，在每个pq1下降沿时刻，检查pq2和nq2是否一致，如果一致继续计数，如果不同，则对反馈计数器/参考计数器进行清零，重新计数。

图5为本发明具体实施例中锁定输出电路的具体结构图。如图5所示，锁定输出电路40由下降沿d触发器ld1组成，固定高电平“1”连接至下降沿d触发器ld1的数据输入端d，反馈计数器10的末级输出pqm(本实施例m＝8)连接至下降沿d触发器ld1的时钟输入端，复位信号resetb连接至下降沿d触发器ld1的复位输入端，其同相输出端即锁定指示lkdt。在pq8下降沿时刻，将lkdt置“1”。

图6为本发明一种应用于锁相环的基于频率比较的锁定指示方法的步骤流程图。如图6所示，本发明一种应用于锁相环的基于频率比较的锁定指示方法，包括如下步骤：

步骤s1，利用反馈计数器、参考计数器分别对参考时钟(refclk)和反馈时钟(fbclk)计数。在本发明具体实施例中，反馈计数器与参考计数器均由多个d触发器构成，且参考计数器的d触发器数目少于反馈计数器的d触发器的数目。

步骤s2，利用比较电路比较反馈计数器和参考计数器的计数结果，如果两者的计数结果一样，则继续计数，若两者的计数结果不同，则产生resetn_sys信号，对反馈计数器/参考计数器清零，重新开始计数。比较电路判断两个nbit的计数器的计数结果是否一致，可以对nbit中的每一bit位进行对比，当n个bit位都分别相同的时候，认为两个计数器结果一致；也可以只对其中某一bit位进行对比，如果每个判断时刻，该bit位都相同，也可以认为这两个计数器的计数结果一致。基于此，于步骤s2中，比较电路比较反馈计数器和参考计数器的计数结果采用的是对两个计数器的某一bit位进行对比，若每个判断时刻，该bit位都相同，则认为两者的计数结果一样，否则认为两者的计数结果不同。本发明采用这种比较方式可以使得参考计数器和反馈计数器使用的dff数目不同，参考计数器中使用的dff数目可以少于反馈计数器中的dff数目，优化电路设计。

步骤s3，从上一次清零计数开始，经过一定的周期数之后，认为pll稳定，控制锁定输出电路输出锁定指示lkdt信号。在本发明具体实施例中，在反馈计数器的末级输出的下降沿时将输入“1”传输至锁定输出电路，反馈计数器的末级只有在反馈计数器、参考计数器没有被复位时才会循环出现脉冲输出，不复位预示着反馈时钟和参考时钟相同，即锁相环(pll)频率锁定，此时锁定输出电路的输出即锁定指示。

综上所述，本发明一种应用于锁相环的基于频率比较的锁定指示电路及方法通过基于计数比较的方式来判断锁相环是否锁定，可避免误报，安全可靠，同时，本发明通过比较计数结果中的某一bit位，而非完整的计数结果，可使用更少的d触发器组成参考计数器，减少了电路规模，优化了电路设计。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。