校正时钟占空比的电路及其校正控制方法和装置与流程

本发明涉及存储器芯片时钟校正，具体涉及一种校正时钟占空比的电路及其校正控制方法和装置。

背景技术：

如图1所示为一种现有的存储器芯片的眼图数据的时钟控制逻辑示意图，在存储器芯片中，pll(phaselockedloop，相位锁栓回路)倍频电路输出频率为f的高频时钟信号clk_t和clk_c；然后经分频器分频处理，输出四相频率为f/2的时钟信号clk_000、clk_090、clk_180和clk_270；之后由clk_000和clk_090的上升沿产生脉冲信号pul_0，由clk_090和clk_180的上升沿产生脉冲信号pul_1，由clk_180和clk_270的上升沿产生脉冲信号pul_2，由clk_270和clk_000的上升沿产生脉冲信号pul_3，其中各个脉冲信号的脉宽均为四分之一个高频时钟周期；最后由脉冲信号pul_0的高电平放出眼图数据d0，由脉冲信号pul_1的高电平放出眼图数据d1，由脉冲信号pul_2的高电平放出眼图数据d2，由脉冲信号pul_3的高电平放出眼图数据d3。

由于眼图数据d0、d1、d2、d3的数据宽度完全取决于脉冲信号pul_0、pul_1、pul_2、pul_3的高电平宽度，也即取决于clk_000、clk_090、clk_180、clk_270之间的相位差。那么当clk_000、clk_090、clk_180、clk_270之间的相位差不是标准的90°时，输出的数据眼图d0、d1、d2、d3的数据宽度就会与标准宽度产生偏差，影响最后的眼图分析结果。

因此，如何对高速时钟进行快速准确的时钟空占比校正，是目前亟需解决的技术问题。

技术实现要素：

本发明的目的是提供一种校正时钟占空比的电路及其校正控制方法和装置，以对高速时钟进行快速准确的时钟空占比校正。

本发明实施例提供了以下方案：

第一方面，本发明实施例提供一种校正时钟占空比的电路，包括：时钟延迟校正电路、脉宽生成电路、积分电路、比较器电路和状态机电路；

所述时钟延迟校正电路包括用于输入原始四相时钟信号的校正输入端、用于输出校正四相时钟信号的校正输出端和用于输入时钟延迟校正控制信号的校正控制端；

所述脉宽生成电路、所述积分电路、所述比较器电路和所述状态机电路依次串联在所述校正输出端和所述校正控制端之间。

在一种可能的实施例中，所述积分电路，包括：第一功能模组、第二功能模组和第三功能模组；

其中，所述第一功能模组用于生成所述脉宽生成电路输出的第一触发信号对应的第一触发电压信号；所述第二功能模组用于生成所述脉宽生成电路输出的第二触发信号对应的第二触发电压信号；所述第三功能模组用于为所述第一触发电压信号和所述第二触发电压信号提供基准电位点。

在一种可能的实施例中，所述第一功能模组包括第一支路，所述第二功能模组包括第二支路，所述第三功能模组包括第三支路；

所述第一支路、所述第二支路和所述第三支路并联在存储芯片的工作电压端和公共接地端之间；

所述第一支路包括串联连接的第一pmos管和第一nmos管；其中，所述存储芯片的第一控制端连接所述第一pmos管的栅极，所述脉宽生成电路的第一输出端连接所述第一nmos管的栅极；

所述第二支路包括串联连接的第二pmos管和第二nmos管；其中，所述存储芯片的第二控制端连接所述第二pmos管的栅极，所述脉宽生成电路的第二输出端连接所述第二nmos管的栅极；

所述第三支路包括串联连接的第三pmos管和第三nmos管；其中，所述公共接地端连接所述第三pmos管的栅极，所述脉宽生成电路的第三输出端连接所述第三nmos管的栅极；

所述积分电路的第一电压输出端连接在所述第一pmos管的漏极和所述第一nmos管的源极之间；所述第一电压输出端还通过第一电容连接所述公共接地端；

所述积分电路的第二电压输出端连接在所述第二pmos管的漏极和所述第二nmos管的源极之间；所述第二电压输出端还通过第二电容连接所述公共接地端。

在一种可能的实施例中，所述积分电路，还包括：第四nmos管；

所述第四nmos管的源极分别连接所述第一nmos管的漏极、所述第二nmos管的漏极和所述第三nmos管的漏极；

所述第四nmos管的漏极连接所述公共接地端；

所述第四nmos管的源极连接所述存储芯片的第三控制端。

在一种可能的实施例中，所述原始四相时钟信号包括：分频器输出的0相位时钟信号、90相位时钟信号、180相位时钟信号和270相位时钟信号；

所述校正四相时钟信号包括：0相位校正时钟信号、90相位校正时钟信号、180相位校正时钟信号和270相位校正时钟信号；

所述时钟延迟校正控制信号包括：90相位时钟校正控制信号、180相位时钟校正控制信号和270相位时钟校正控制信号。

第二方面，本发明实施例提供一种基于如第一方面中任一所述校正时钟占空比的电路的校正控制方法，其特征在于，所述方法包括：

步骤11，控制校正时钟占空比的电路调整180相位校正时钟信号的延迟，并进行180相位pll环路锁定操作；

步骤12，控制所述校正时钟占空比的电路调整90相位校正时钟信号的延迟，并进行90相位pll环路锁定操作；

步骤13，控制所述校正时钟占空比的电路调整270相位校正时钟信号的延迟，并进行270相位pll环路锁定操作。

在一种可能的实施例中，所述步骤11，包括：

步骤21，激活脉宽生成电路，以使所述脉宽生成电路基于0相位时钟校正控制信号和180相位校正时钟信号，生成第一上升沿触发信号和第二上升沿触发信号；

步骤22，控制积分电路生成所述第一上升沿触发信号对应的第一触发电压和所述第二上升沿触发信号的第二触发电压，以使比较器电路生成所述第一触发电压和所述第二触发电压的第一比较结果，所述状态机电路基于所述第一比较结果生成对应的180相位时钟校正控制信号，控制时钟延迟校正电路调整所述180相位校正时钟信号的延迟，更新所述180相位校正时钟信号；

步骤23，判断所述180相位校正时钟信号是否符合180相位pll环路锁定判据；

步骤24，若不符合所述180相位pll环路锁定判据，则返回步骤21；若符合所述180相位pll环路锁定判据，则进行所述180相位pll环路锁定操作。

在一种可能的实施例中，所述步骤12，包括：

步骤31，激活脉宽生成电路，以使所述脉宽生成电路基于0相位时钟校正控制信号、180相位校正时钟信号和90相位校正时钟信号，生成第三上升沿触发信号和第四上升沿触发信号；

步骤32，控制积分电路生成所述第三上升沿触发信号对应的第三触发电压和所述第四上升沿触发信号的第四触发电压，以使比较器电路生成所述第三触发电压和所述第四触发电压的第二比较结果，所述状态机电路基于所述第二比较结果生成对应的90相位时钟校正控制信号，控制时钟延迟校正电路调整所述90相位校正时钟信号的延迟，更新所述90相位校正时钟信号；

步骤33，判断所述90相位校正时钟信号是否符合90相位pll环路锁定判据；

步骤34，若不符合所述90相位pll环路锁定判据，则返回步骤31；若符合所述90相位pll环路锁定判据，则进行所述90相位pll环路锁定操作。

在一种可能的实施例中，所述步骤13，包括：

步骤41，激活脉宽生成电路，以使所述脉宽生成电路基于0相位时钟校正控制信号、180相位校正时钟信号和270相位校正时钟信号，生成第五上升沿触发信号和第六上升沿触发信号；

步骤42，控制积分电路生成所述第五上升沿触发信号对应的第五触发电压和所述第六上升沿触发信号的第六触发电压，以使比较器电路生成所述第五触发电压和所述第六触发电压的第三比较结果，所述状态机电路基于所述第三比较结果生成对应的270相位时钟校正控制信号，控制时钟延迟校正电路调整所述270相位校正时钟信号的延迟，更新所述270相位校正时钟信号；

步骤43，判断所述270相位校正时钟信号是否符合270相位pll环路锁定判据；

步骤44，若不符合所述270相位pll环路锁定判据，则返回步骤41；若符合所述270相位pll环路锁定判据，则进行所述270相位pll环路锁定操作。

第三方面，本发明实施例提供一种基于如第一方面中任一所述校正时钟占空比的电路的校正控制装置，其特征在于，所述装置包括：

第一控制模块，用于控制校正时钟占空比的电路调整180相位校正时钟信号的延迟，并进行180相位pll环路锁定操作；

第二控制模块，用于控制所述校正时钟占空比的电路调整90相位校正时钟信号的延迟，并进行90相位pll环路锁定操作；

第三控制模块，用于控制所述校正时钟占空比的电路调整270相位校正时钟信号的延迟，并进行270相位pll环路锁定操作。

在一种可能的实施例中，所述第一控制模块，包括：

第一激活模块，用于激活脉宽生成电路，以使所述脉宽生成电路基于0相位时钟校正控制信号和180相位校正时钟信号，生成第一上升沿触发信号和第二上升沿触发信号；

第四控制模块，用于控制积分电路生成所述第一上升沿触发信号对应的第一触发电压和所述第二上升沿触发信号的第二触发电压，以使比较器电路生成所述第一触发电压和所述第二触发电压的第一比较结果，所述状态机电路基于所述第一比较结果生成对应的180相位时钟校正控制信号，控制时钟延迟校正电路调整所述180相位校正时钟信号的延迟，更新所述180相位校正时钟信号；

第一判断模块，用于判断所述180相位校正时钟信号是否符合180相位pll环路锁定判据；

第一环路锁定模块，用于在不符合所述180相位pll环路锁定判据时，返回所述第一激活模块重新执行；还用于在符合所述180相位pll环路锁定判据时，进行所述180相位pll环路锁定操作。

在一种可能的实施例中，所述第二控制模块，包括：

第二激活模块，用于激活脉宽生成电路，以使所述脉宽生成电路基于0相位时钟校正控制信号、180相位校正时钟信号和90相位校正时钟信号，生成第三上升沿触发信号和第四上升沿触发信号；

第五控制模块，用于控制积分电路生成所述第三上升沿触发信号对应的第三触发电压和所述第四上升沿触发信号的第四触发电压，以使比较器电路生成所述第三触发电压和所述第四触发电压的第二比较结果，所述状态机电路基于所述第二比较结果生成对应的90相位时钟校正控制信号，控制时钟延迟校正电路调整所述90相位校正时钟信号的延迟，更新所述90相位校正时钟信号；

第二判断模块，用于判断所述90相位校正时钟信号是否符合90相位pll环路锁定判据；

第二环路锁定模块，用于在不符合所述90相位pll环路锁定判据时，返回所述第二激活模块重新执行；还用于在符合所述90相位pll环路锁定判据时，进行所述90相位pll环路锁定操作。

在一种可能的实施例中，所述第三控制模块，包括：

第三激活模块，用于激活脉宽生成电路，以使所述脉宽生成电路基于0相位时钟校正控制信号、180相位校正时钟信号和270相位校正时钟信号，生成第五上升沿触发信号和第六上升沿触发信号；

第六控制模块，用于控制积分电路生成所述第五上升沿触发信号对应的第五触发电压和所述第六上升沿触发信号的第六触发电压，以使比较器电路生成所述第五触发电压和所述第六触发电压的第三比较结果，所述状态机电路基于所述第三比较结果生成对应的270相位时钟校正控制信号，控制时钟延迟校正电路调整所述270相位校正时钟信号的延迟，更新所述270相位校正时钟信号；

第六判断模块，用于判断所述270相位校正时钟信号是否符合270相位pll环路锁定判据；

第三环路锁定模块，用于在不符合所述270相位pll环路锁定判据时，返回所述第三激活模块重新执行；还用于在符合所述270相位pll环路锁定判据时，进行所述270相位pll环路锁定操作。

第四方面，本发明实施例提供一种存储器芯片，包括：如第一方面中任一项所述的校正时钟占空比的电路。

第五方面，本发明实施例提供一种计算机系统，包括存储器芯片，所述存储器芯片执行第二方面中任一所述的方法的步骤。

本发明与现有技术相比，具有如下的优点和有益效果：

本发明在时钟延迟校正电路的校正输出端和校正控制端之间，串联了脉宽生成电路、积分电路、比较器电路和状态机电路，利用脉宽生成电路输出的校正四相时钟信号对应的两路上升沿触发信号，然后利用积分电路输出两路上升沿触发信号对应的两路电压信号，之后经比较器电路比较两路电压信号的电压大小，将状态量输入给状态机电路，最后由状态机电路输出相应的校正控制信号控制时钟延迟校正电路对原始四相时钟信号进行校正。

由于原始四相时钟信号之间的相位差不是标准的90°时，根据某一校正四相时钟信号生成的两路上升沿触发信号的脉宽就不相等，那么两路上升沿触发信号作为通断控制信号触发的两路电压信号在一个时钟周期中的触发时间也不一样，导致比较器电路检测到的两路电压信号的电压检测值存在差异，进而检测到某一校正四相时钟信号的相位偏移状态量，进而根据该状态量，使状态机电路输出相应的校正控制信号控制时钟延迟校正电路对原始四相时钟信号进行延迟控制，从而实现了对高速时钟的快速准确的时钟空占比校正。

附图说明

为了更清楚地说明本说明书实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是一种现有的存储器芯片的眼图数据的时钟控制逻辑示意图；

图2是本发明实施例提供的一种校正时钟占空比的电路的连接示意图；

图3是本发明实施例提供的一种时钟延迟校正电路的连接示意图；

图4是本发明实施例提供的一种积分电路的连接示意图；

图5是本发明实施例提供的一种校正控制方法的流程图；

图6是本发明实施例提供的180相位校正时钟原理图；

图7是本发明实施例提供的90相位校正时钟原理图；

图8是本发明实施例提供的270相位校正时钟原理图；

图9是本发明实施例提供的一种校正控制装置的结构示意图。

附图标记说明：1为时钟延迟校正电路，2为脉宽生成电路，3为积分电路，4为比较器电路，5为状态机电路，pa为第一pmos管，pb为第二pmos管，pc为第三pmos管，na为第一nmos管，nb为第二nmos管，nc为第三nmos管，cb为第一电容，ca为第二电容。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，基于本发明实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明实施例保护的范围。

请参阅图2，图2为本发明实施例提供的一种校正时钟占空比的电路的连接示意图，该电路包括：时钟延迟校正电路1、脉宽生成电路2、积分电路3、比较器电路4和状态机电路5。

如图3所示为本实施例提供的一种时钟延迟校正电路的连接示意图，该时钟延迟电路设有四条支路：第一条为0相位时钟信号(clk000_i)的高速时钟通路，其上设有由nmos管和pmos管组成的电容结构，在存储芯片的工作电压端(vdd)和公共接地端(vss)的控制下，这些电容结构能够对0相位时钟信号(clk000_i)的延迟时间进行校正控制，输出标准的0相位校正时钟信号(clk000_o)，需要指出的是，本实施例不调整0相位校正时钟信号(clk000_o)的延迟时间，而是将0相位校正时钟信号(clk000_o)作为标准，调整另外三路相位时钟信号的延迟时间；第二条为90相位时钟信号(clk090_i)的高速时钟通路，其上设有由nmos管和pmos管组成的电容结构，在状态机电路5给出的90相位时钟校正控制信号(cnt_090_n<4>、cnt_090<4>、cnt_090_n<3>、cnt_090<3>、cnt_090_n<2>、cnt_090<2>、cnt_090_n<1>、cnt_090<1>、cnt_090_n<0>和cnt_090<0>)的控制下调整90相位时钟信号(clk090_i)的延迟时间，输出90相位校正时钟信号(clk090_o)，理想情况下，90相位校正时钟信号(clk090_o)与0相位校正时钟信号(clk000_o)相位相差90°；第三条为180相位时钟信号(clk180_i)的高速时钟通路，其上设有由nmos管和pmos管组成的电容结构，在状态机电路5给出的90相位时钟校正控制信号(cnt_180_n<4>、cnt_180<4>、cnt_180_n<3>、cnt_180<3>、cnt_180_n<2>、cnt_180<2>、cnt_180_n<1>、cnt_180<1>、cnt_180_n<0>和cnt_180<0>)的控制下调整180相位时钟信号(clk180_i)的延迟时间，输出180相位校正时钟信号(clk180_o)，理想情况下，180相位校正时钟信号(clk180_o)与0相位校正时钟信号(clk000_o)相位相差180°；第四条为270相位时钟信号(clk180_i)的高速时钟通路，其上设有由nmos管和pmos管组成的电容结构，在状态机电路5给出的90相位时钟校正控制信号(cnt_270_n<4>、cnt_270<4>、cnt_270_n<3>、cnt_270<3>、cnt_270_n<2>、cnt_270<2>、cnt_270_n<1>、cnt_270<1>、cnt_270_n<0>和cnt_270<0>)的控制下调整270相位时钟信号(clk180_i)的延迟时间，输出270相位校正时钟信号(clk270_o)，理想情况下，270相位校正时钟信号(clk270_o)与0相位校正时钟信号(clk000_o)相位相差270°。

时钟延迟校正电路1的校正输入端包括上述四条支路的输入端，其校正输出端包括上述四条支路的输出端，其校正控制端包括四条支路的各电容结构中nmos管和pmos管的栅极。

具体的，原始四相时钟信号包括：分频器输出的0相位时钟信号(clk000_i)、90相位时钟信号(clk090_i)、180相位时钟信号(clk180_i)和270相位时钟信号(clk180_i)；校正四相时钟信号包括：0相位校正时钟信号(clk000_o)、90相位校正时钟信号(clk090_o)、180相位校正时钟信号(clk180_o)和270相位校正时钟信号(clk270_o)；时钟延迟校正控制信号包括：90相位时钟校正控制信号、180相位时钟校正控制信号和270相位时钟校正控制信号。

脉宽生成电路2能够将校正四相时钟信号中的任意两路信号作为触发信号，利用触发信号的上升沿，生成具有固定时钟周期的脉冲控制信号。

积分电路3中设有电容器，积分电路3将脉宽生成电路2生成的脉冲控制信号作为晶体管的通断控制信号，对电容器放电过程进行通断控制，从而生成带有脉冲控制信号的电压信号。

比较器电路4能够比较积分电路3输入进的两路电压信号的大小，并将比较结果以状态量的方式发送出去。

状态量可以采用二级制进行编码，例如01代表第一路电压信号大于第二路电压信号，10代表第一路电压信号小于第二路电压信号，00代表第一路电压信号等于第二路电压信号。

状态机电路5属于一种有限状态机(finitestatemachine，fsm)，是由寄存器组和组合逻辑构成的硬件时序电路。寄存器组中存储的1和0的组合能够构成有限个状态，一个状态只能在同一时钟跳变的情况下才能转向另一个状态。本实施例中，预先为状态机电路5中的输入状态设置了对应的时钟延迟校正控制信号，当输入一个状态量后，状态机电路5就输出对应的时钟延迟校正控制信号，控制输入进时钟延迟校正电路1的原始四相时钟信号向设定方向延迟(或提前)设定时间。

本实施例的工作原理为：

脉宽生成电路2中，由0相位时钟校正控制信号上升沿与180相位时钟校正控制信号上升沿可以触发第一上升沿触发信号(pul_000_180)，由180相位时钟校正控制信号上升沿与0相位时钟校正控制信号上升沿可以触发第二上升沿触发信号(pul_180_000)；由0相位时钟校正控制信号上升沿与90相位时钟校正控制信号上升沿可以触发第三上升沿触发信号(pul_000_090)，由90相位时钟校正控制信号上升沿与180相位时钟校正控制信号上升沿可以触发第四上升沿触发信号(pul_090_180)；由180相位时钟校正控制信号上升沿与270相位时钟校正控制信号上升沿可以触发第五上升沿触发信号(pul_180_270)，由270相位时钟校正控制信号上升沿与0相位时钟校正控制信号上升沿可以触发第六上升沿触发信号(pul_270_000)。

在原始四相时钟信号之间的相位差是标准的90°的情况下，时钟延迟校正电路1直接输出的校正四相时钟信号之间的相位差也是标准的90°，此时，第一上升沿触发信号(pul_000_180)的脉宽与第二上升沿触发信号(pul_180_000)的脉宽相等，第三上升沿触发信号(pul_000_090)的脉宽与第四上升沿触发信号(pul_090_180)的脉宽相等，第五上升沿触发信号(pul_180_270)的脉宽与第六上升沿触发信号(pul_270_000)的脉宽相等。

那么时钟延迟校正电路1直接输出的校正四相时钟信号之间的相位差不是标准的90°时，存储器芯片可以通过时钟延迟校正电路1将第一上升沿触发信号(pul_000_180)的脉宽与第二上升沿触发信号(pul_180_000)的脉宽调整至相等，来完成180相位时钟校正控制信号相对于0相位时钟校正控制信号的相位校正；通过将第三上升沿触发信号(pul_000_090)的脉宽与第四上升沿触发信号(pul_090_180)的脉宽调整至相等，来完成90相位时钟校正控制信号相对于0相位时钟校正控制信号的相位校正；通过将第五上升沿触发信号(pul_180_270)的脉宽与第六上升沿触发信号(pul_270_000)的脉宽调整至相等，来完成270相位时钟校正控制信号相对于0相位时钟校正控制信号的相位校正。

本实施例采用电压比较的方案来实现各组上升沿触发信号的脉宽是否相等的具体判断。这里以180相位时钟校正控制信号相位校正为例，说明整个判断过程。本实施例将第一上升沿触发信号(pul_000_180)和第二上升沿触发信号(pul_180_000)作为晶体管通断控制信号，对积分电路3中电容器放电过程进行通断控制控制，使得积分电路3输出的第一触发电压在一个时钟周期中的触发时长等于第一上升沿触发信号(pul_000_180)的脉宽，第二触发电压在一个时钟周期中的触发时长等于第二上升沿触发信号(pul_180_000)的脉宽，这样根据比较器电路4对第一触发电压和第二触发电压的大小比较结果，就能够获知第一上升沿触发信号(pul_000_180)的脉宽与第二上升沿触发信号(pul_180_000)的脉宽是否相等。

之后，比较器电路4以1(up)和0(down)的方式将比较结果发送给状态机电路5，最后状态机电路5根据该比较结果，生成校正控制信号，使输入进时钟延迟校正电路1的180相位时钟信号(clk180_i)向设定方向延迟(或提前)设定时间，输出新的180相位校正时钟信号(clk180_o)，之后再重复上述调整过程，直至比较器电路4判断出第一触发电压和第二触发电压的大小相等，即第一上升沿触发信号(pul_000_180)的脉宽与第二上升沿触发信号(pul_180_000)的脉宽相等，此时就可以进行180相位pll环路锁定操作。

当完成180相位时钟信号(clk180_i)的校正后，再以同样的方式完成0相位时钟信号(clk000_i)和90相位时钟信号(clk090_i)的校正。

本实施例巧妙地布置时钟延迟校正电路1、脉宽生成电路2、积分电路3、比较器电路4和状态机电路5，通过积分电路3生成的触发电压的比对结果来判断原始四相时钟信号之间是否依然存在相位偏差，从而快速准确地完成了原始四相时钟信号的相位校正。

积分电路3具体包括第一功能模组、第二功能模组和第三功能模组；其中，第一功能模组用于生成脉宽生成电路输出的第一触发信号对应的第一触发电压信号；第二功能模组用于生成脉宽生成电路输出的第二触发信号对应的第二触发电压信号；第三功能模组用于为第一触发电压信号和第二触发电压信号提供基准电位点。

第一触发信号可以是脉宽生成电路输出的第一上升沿触发信号(pul_000_180)、第三上升沿触发信号(pul_000_090)或第五上升沿触发信号(pul_180_270)；第一触发电压信号可以是第一上升沿触发信号(pul_000_180)对应的第一触发电压、第三上升沿触发信号(pul_000_090)对应的第三触发电压或第五上升沿触发信号(pul_180_270)对应的第五触发电压。

第二触发信号可以是脉宽生成电路输出的第二上升沿触发信号(pul_180_000)、第四上升沿触发信号(pul_090_180)或第六上升沿触发信号(pul_270_000)；第二触发电压信号可以是第二上升沿触发信号(pul_180_000)对应的第二触发电压、第四上升沿触发信号(pul_090_180)对应的第四触发电压或第六上升沿触发信号(pul_270_000)对应的第六触发电压。

这里，本发明还提供一种积分电路3，如图4所示为该电路的连接示意图，具体的，第一功能模组包括第一支路，第二功能模组包括第二支路，第三功能模组包括第三支路，第一支路、第二支路和第三支路并联在存储芯片的工作电压端(vdd)和公共接地端(vss)之间；第一支路包括串联连接的第一pmos管(pa)和第一nmos管(na)；其中，存储芯片的第一控制端连接第一pmos管(pa)的栅极，脉宽生成电路2的第一输出端连接第一nmos管(na)的栅极；第二支路包括串联连接的第二pmos管(pb)和第二nmos管(nb)；其中，存储芯片的第二控制端连接第二pmos管(pb)的栅极，脉宽生成电路2的第二输出端连接第二nmos管(nb)的栅极；第三支路包括串联连接的第三pmos管(pc)和第三nmos管(nc)；其中，公共接地端(vss)连接第三pmos管(pc)的栅极，脉宽生成电路2的第三输出端连接第三nmos管(nc)的栅极；积分电路的第一电压输出端连接在第一pmos管(pa)的漏极和第一nmos管(na)的源极之间；第一电压输出端还通过第一电容连接公共接地端(vss)；积分电路的第二电压输出端连接在第二pmos管(pb)的漏极和第二nmos管(nb)的源极之间；第二电压输出端还通过第二电容连接公共接地端(vss)。

其中，clk_r、clk_f根据当前校正的时钟信号的不同，代表不同的触发信号。在180相位时钟信号(clk180_i)的校正中，clk_r为第一上升沿触发信号(pul_000_180)，clk_f为第二上升沿触发信号(pul_180_000)；在90相位时钟信号(clk090_i)的校正中，clk_r为第三上升沿触发信号(pul_000_090)，clk_f为第四上升沿触发信号(pul_090_180)；在270相位时钟信号(clk180_i)的校正中，clk_r为第五上升沿触发信号(pul_180_270)，clk_f为第六上升沿触发信号(pul_270_000)。

该积分电路3的工作原理为：

积分电路3开始工作前，存储器芯片先将prech_n信号置为低电平，第一pmos管(pa)和第二pmos管(pb)对cp和cp_n充电至存储芯片的工作电压vdd电位。

积分电路3开始工作后，存储器芯片将prech_n信号为高电平，第一pmos管(pa)和第二pmos管(pb)关闭。clk_r和clk_f利用各自的高电平对cp和cp_n放电。

而clk_d是一个对v_com进行预充电的信号，目的是让clk_r和clk_f的第一个高电平对cp和cp_n放电时，v_com点的电位是一样的。

在若干个高电平对cp和cp_n放电完毕后，比较器电路4的开关comp_n由低电平变为高电平，比较器电路4开始比较cp和cp_n的电位。

比较器电路4比较完成后，prech_n和comp_n都变为低电平，完成了一次clk_r和clk_f高电平的比较。

本实施例中，积分电路3中还设置了第四nmos管，第四nmos管的源极分别连接第一nmos管(na)的漏极、第二nmos管(nb)的漏极和第三nmos管(nc)的漏极；第四nmos管的漏极连接公共接地端(vss)；第四nmos管的源极连接存储芯片的第三控制端。以使存储芯片通过第三控制端下发en信号，控制v_com的电位。

请参阅图5，图5为本发明实施例提供的一种校正控制方法的流程图，该方法实施例应用在上文任一所述的校正时钟占空比的电路中，具体包括步骤11至步骤13。

步骤11，控制校正时钟占空比的电路调整180相位校正时钟信号(clk180_o)的延迟，并进行180相位pll环路锁定操作。

如图6所示为本实施例提供的180相位校正时钟原理图，具体包括：

步骤21，激活脉宽生成电路2，以使所述脉宽生成电路2基于0相位时钟校正控制信号和180相位校正时钟信号(clk180_o)，生成第一上升沿触发信号(pul_000_180)和第二上升沿触发信号(pul_180_000)。

步骤22，控制积分电路3生成所述第一上升沿触发信号(pul_000_180)对应的第一触发电压和所述第二上升沿触发信号(pul_180_000)的第二触发电压，以使比较器电路4生成所述第一触发电压和所述第二触发电压的第一比较结果，所述状态机电路5基于所述第一比较结果生成对应的180相位时钟校正控制信号，控制所述时钟延迟校正电路1调整所述180相位校正时钟信号(clk180_o)的延迟，更新所述180相位校正时钟信号(clk180_o)。

步骤23，判断所述180相位校正时钟信号(clk180_o)是否符合180相位pll环路锁定判据。

具体的，180相位pll环路锁定判据包括第一上升沿触发信号(pul_000_180)和第二上升沿触发信号(pul_180_000)的脉宽相等。

步骤24，若不符合所述180相位pll环路锁定判据，则返回步骤21；若符合所述180相位pll环路锁定判据，则进行所述180相位pll环路锁定操作。

步骤12，控制所述校正时钟占空比的电路调整90相位校正时钟信号(clk090_o)的延迟，并进行90相位pll环路锁定操作。

如图7所示为本实施例提供的90相位校正时钟原理图，具体包括：

步骤31，激活脉宽生成电路2，以使所述脉宽生成电路2基于0相位时钟校正控制信号、180相位校正时钟信号(clk180_o)和90相位校正时钟信号(clk090_o)，生成第三上升沿触发信号(pul_000_090)和第四上升沿触发信号(pul_090_180)。

步骤32，控制积分电路3生成所述第三上升沿触发信号(pul_000_090)对应的第三触发电压和所述第四上升沿触发信号(pul_090_180)的第四触发电压，以使比较器电路4生成所述第三触发电压和所述第四触发电压的第二比较结果，所述状态机电路5基于所述第二比较结果生成对应的90相位时钟校正控制信号，控制时钟延迟校正电路1调整所述90相位校正时钟信号(clk090_o)的延迟，更新所述90相位校正时钟信号(clk090_o)；

步骤33，判断所述90相位校正时钟信号(clk090_o)是否符合90相位pll环路锁定判据。

具体的，90相位pll环路锁定判据包括第三上升沿触发信号(pul_000_090)和第四上升沿触发信号(pul_090_180)的脉宽相等。

步骤34，若不符合所述90相位pll环路锁定判据，则返回步骤31；若符合所述90相位pll环路锁定判据，则进行所述90相位pll环路锁定操作。

步骤13，控制所述校正时钟占空比的电路调整270相位校正时钟信号(clk270_o)的延迟，并进行270相位pll环路锁定操作。

如图8所示为本实施例提供的90相位校正时钟原理图，具体包括：

步骤41，激活脉宽生成电路2，以使所述脉宽生成电路2基于0相位时钟校正控制信号、180相位校正时钟信号(clk180_o)和270相位校正时钟信号(clk270_o)，生成第五上升沿触发信号(pul_180_270)和第六上升沿触发信号(pul_270_000)。

步骤42，控制积分电路3生成所述第五上升沿触发信号(pul_180_270)对应的第五触发电压和所述第六上升沿触发信号(pul_270_000)的第六触发电压，以使比较器电路4生成所述第五触发电压和所述第六触发电压的第三比较结果，所述状态机电路5基于所述第三比较结果生成对应的270相位时钟校正控制信号，控制时钟延迟校正电路1调整所述270相位校正时钟信号(clk270_o)的延迟，更新所述270相位校正时钟信号(clk270_o)。

步骤43，判断所述270相位校正时钟信号(clk270_o)是否符合270相位pll环路锁定判据。

具体的，90相位pll环路锁定判据包括第三上升沿触发信号(pul_000_090)和第四上升沿触发信号(pul_090_180)的脉宽相等。

步骤44，若不符合所述270相位pll环路锁定判据，则返回步骤41；若符合所述270相位pll环路锁定判据，则进行所述270相位pll环路锁定操作。

由于本方法实施例的工作原理与上述电路的工作原理相类似，在此不予以赘述。

基于与方法同样的发明构思，本发明实施例还提供了一种校正控制装置，如图9所示为该装置实施例的结构示意图，该装置实施例应用在上文任一所述的校正时钟占空比的电路中，所述装置包括：

第一控制模块51，用于控制校正时钟占空比的电路调整180相位校正时钟信号(clk180_o)的延迟，并进行180相位pll环路锁定操作；

第二控制模块52，用于控制所述校正时钟占空比的电路调整90相位校正时钟信号(clk090_o)的延迟，并进行90相位pll环路锁定操作；

第三控制模块53，用于控制所述校正时钟占空比的电路调整270相位校正时钟信号(clk270_o)的延迟，并进行270相位pll环路锁定操作。

在一种可能的实施例中，所述第一控制模块，包括：

第一激活模块，用于激活脉宽生成电路2，以使所述脉宽生成电路2基于0相位时钟校正控制信号和180相位校正时钟信号(clk180_o)，生成第一上升沿触发信号(pul_000_180)和第二上升沿触发信号(pul_180_000)；

第四控制模块，用于控制积分电路3生成所述第一上升沿触发信号(pul_000_180)对应的第一触发电压和所述第二上升沿触发信号(pul_180_000)的第二触发电压，以使比较器电路4生成所述第一触发电压和所述第二触发电压的第一比较结果，所述状态机电路5基于所述第一比较结果生成对应的180相位时钟校正控制信号，控制时钟延迟校正电路1调整所述180相位校正时钟信号(clk180_o)的延迟，更新所述180相位校正时钟信号(clk180_o)；

第一判断模块，用于判断所述180相位校正时钟信号(clk180_o)是否符合180相位pll环路锁定判据；

第一环路锁定模块，用于在不符合所述180相位pll环路锁定判据时，返回所述第一激活模块重新执行；还用于在符合所述180相位pll环路锁定判据时，进行所述180相位pll环路锁定操作。

在一种可能的实施例中，所述第二控制模块，包括：

第二激活模块，用于激活脉宽生成电路2，以使所述脉宽生成电路2基于0相位时钟校正控制信号、180相位校正时钟信号(clk180_o)和90相位校正时钟信号(clk090_o)，生成第三上升沿触发信号(pul_000_090)和第四上升沿触发信号(pul_090_180)；

第五控制模块，用于控制积分电路3生成所述第三上升沿触发信号(pul_000_090)对应的第三触发电压和所述第四上升沿触发信号(pul_090_180)的第四触发电压，以使比较器电路4生成所述第三触发电压和所述第四触发电压的第二比较结果，所述状态机电路5基于所述第二比较结果生成对应的90相位时钟校正控制信号，控制时钟延迟校正电路1调整所述90相位校正时钟信号(clk090_o)的延迟，更新所述90相位校正时钟信号(clk090_o)；

第二判断模块，用于判断所述90相位校正时钟信号(clk090_o)是否符合90相位pll环路锁定判据；

第二环路锁定模块，用于在不符合所述90相位pll环路锁定判据时，返回所述第二激活模块重新执行；还用于在符合所述90相位pll环路锁定判据时，进行所述90相位pll环路锁定操作。

在一种可能的实施例中，所述第三控制模块，包括：

第三激活模块，用于激活脉宽生成电路2，以使所述脉宽生成电路2基于0相位时钟校正控制信号、180相位校正时钟信号(clk180_o)和270相位校正时钟信号(clk270_o)，生成第五上升沿触发信号(pul_180_270)和第六上升沿触发信号(pul_270_000)；

第六控制模块，用于控制积分电路3生成所述第五上升沿触发信号(pul_180_270)对应的第五触发电压和所述第六上升沿触发信号(pul_270_000)的第六触发电压，以使比较器电路4生成所述第五触发电压和所述第六触发电压的第三比较结果，所述状态机电路5基于所述第三比较结果生成对应的270相位时钟校正控制信号，控制时钟延迟校正电路1调整所述270相位校正时钟信号(clk270_o)的延迟，更新所述270相位校正时钟信号(clk270_o)；

第六判断模块，用于判断所述270相位校正时钟信号(clk270_o)是否符合270相位pll环路锁定判据；

第三环路锁定模块，用于在不符合所述270相位pll环路锁定判据时，返回所述第三激活模块重新执行；还用于在符合所述270相位pll环路锁定判据时，进行所述270相位pll环路锁定操作。

基于与前述实施例中同样的发明构思，本发明实施例还提供一种存储器芯片，包括上文任一所述的校正时钟占空比的电路。

基于与前述实施例中同样的发明构思，本发明实施例还提供一种计算机系统，包括存储器芯片，所述存储器芯片执行上文任一所述的方法的步骤。

本发明实施例中提供的技术方案，至少具有如下技术效果或优点：

本发明实施例在时钟延迟校正电路的校正输出端和校正控制端之间，串联了脉宽生成电路、积分电路、比较器电路和状态机电路，利用脉宽生成电路输出的校正四相时钟信号对应的两路上升沿触发信号，然后利用积分电路输出两路上升沿触发信号对应的两路电压信号，之后经比较器电路比较两路电压信号的电压大小，将状态量输入给状态机电路，最后由状态机电路输出相应的校正控制信号控制时钟延迟校正电路对原始四相时钟信号进行校正。

由于原始四相时钟信号之间的相位差不是标准的90°时，根据某一校正四相时钟信号生成的两路上升沿触发信号的脉宽就不相等，那么两路上升沿触发信号作为通断控制信号触发的两路电压信号在一个时钟周期中的触发时间也不一样，导致比较器电路检测到的两路电压信号的电压检测值存在差异，进而检测到某一校正四相时钟信号的相位偏移状态量，进而根据该状态量，使状态机电路输出相应的校正控制信号控制时钟延迟校正电路对原始四相时钟信号进行延迟控制，从而实现了对高速时钟的快速准确的时钟空占比校正。本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、cd-rom、光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、装置(模块、系统)、和计算机程序产品的流程图和/或方框图来描述。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式计算机或者其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。

本实施例公开了：a1、一种校正时钟占空比的电路，其特征在于，包括：时钟延迟校正电路、脉宽生成电路、积分电路、比较器电路和状态机电路；

所述时钟延迟校正电路包括用于输入原始四相时钟信号的校正输入端、用于输出校正四相时钟信号的校正输出端和用于输入时钟延迟校正控制信号的校正控制端；

所述脉宽生成电路、所述积分电路、所述比较器电路和所述状态机电路依次串联在所述校正输出端和所述校正控制端之间。

a2、根据权利要求a1所述的校正时钟占空比的电路，其特征在于，所述积分电路，包括：第一功能模组、第二功能模组和第三功能模组；

其中，所述第一功能模组用于生成所述脉宽生成电路输出的第一触发信号对应的第一触发电压信号；所述第二功能模组用于生成所述脉宽生成电路输出的第二触发信号对应的第二触发电压信号；所述第三功能模组用于为所述第一触发电压信号和所述第二触发电压信号提供基准电位点。

a3、根据权利要求a2所述的校正时钟占空比的电路，其特征在于，所述第一功能模组包括第一支路，所述第二功能模组包括第二支路，所述第三功能模组包括第三支路；

所述第一支路、所述第二支路和所述第三支路并联在存储芯片的工作电压端和公共接地端之间；

所述第一支路包括串联连接的第一pmos管和第一nmos管；其中，所述存储芯片的第一控制端连接所述第一pmos管的栅极，所述脉宽生成电路的第一输出端连接所述第一nmos管的栅极；

所述第二支路包括串联连接的第二pmos管和第二nmos管；其中，所述存储芯片的第二控制端连接所述第二pmos管的栅极，所述脉宽生成电路的第二输出端连接所述第二nmos管的栅极；

所述第三支路包括串联连接的第三pmos管和第三nmos管；其中，所述公共接地端连接所述第三pmos管的栅极，所述脉宽生成电路的第三输出端连接所述第三nmos管的栅极；

所述积分电路的第一电压输出端连接在所述第一pmos管的漏极和所述第一nmos管的源极之间；所述第一电压输出端还通过第一电容连接所述公共接地端；

所述积分电路的第二电压输出端连接在所述第二pmos管的漏极和所述第二nmos管的源极之间；所述第二电压输出端还通过第二电容连接所述公共接地端。

a4、根据权利要求a3所述的校正时钟占空比的电路，其特征在于，所述积分电路，还包括：第四nmos管；

所述第四nmos管的源极分别连接所述第一nmos管的漏极、所述第二nmos管的漏极和所述第三nmos管的漏极；

所述第四nmos管的漏极连接所述公共接地端；

所述第四nmos管的源极连接所述存储芯片的第三控制端。

a5、根据权利要求a1所述的校正时钟占空比的电路，其特征在于，所述原始四相时钟信号包括：分频器输出的0相位时钟信号、90相位时钟信号、180相位时钟信号和270相位时钟信号；

所述校正四相时钟信号包括：0相位校正时钟信号、90相位校正时钟信号、180相位校正时钟信号和270相位校正时钟信号；

所述时钟延迟校正控制信号包括：90相位时钟校正控制信号、180相位时钟校正控制信号和270相位时钟校正控制信号。

b1、一种基于如权利要求a1至a5任一所述校正时钟占空比的电路的校正控制方法，其特征在于，所述方法包括：

步骤11，控制校正时钟占空比的电路调整180相位校正时钟信号的延迟，并进行180相位pll环路锁定操作；

步骤12，控制所述校正时钟占空比的电路调整90相位校正时钟信号的延迟，并进行90相位pll环路锁定操作；

步骤13，控制所述校正时钟占空比的电路调整270相位校正时钟信号的延迟，并进行270相位pll环路锁定操作。

b2、根据权利要求b1所述的校正控制方法，其特征在于，所述步骤11，包括：

步骤21，激活脉宽生成电路，以使所述脉宽生成电路基于0相位时钟校正控制信号和180相位校正时钟信号，生成第一上升沿触发信号和第二上升沿触发信号；

步骤22，控制积分电路生成所述第一上升沿触发信号对应的第一触发电压和所述第二上升沿触发信号的第二触发电压，以使比较器电路生成所述第一触发电压和所述第二触发电压的第一比较结果，所述状态机电路基于所述第一比较结果生成对应的180相位时钟校正控制信号，控制所述时钟延迟校正电路调整所述180相位校正时钟信号的延迟，更新所述180相位校正时钟信号；

步骤23，判断所述180相位校正时钟信号是否符合180相位pll环路锁定判据；

步骤24，若不符合所述180相位pll环路锁定判据，则返回步骤21；若符合所述180相位pll环路锁定判据，则进行所述180相位pll环路锁定操作。

b3、根据权利要求b1所述的校正控制方法，其特征在于，所述步骤12，包括：

步骤31，激活脉宽生成电路，以使所述脉宽生成电路基于0相位时钟校正控制信号、180相位校正时钟信号和90相位校正时钟信号，生成第三上升沿触发信号和第四上升沿触发信号；

步骤32，控制积分电路生成所述第三上升沿触发信号对应的第三触发电压和所述第四上升沿触发信号的第四触发电压，以使比较器电路生成所述第三触发电压和所述第四触发电压的第二比较结果，所述状态机电路基于所述第二比较结果生成对应的90相位时钟校正控制信号，控制时钟延迟校正电路调整所述90相位校正时钟信号的延迟，更新所述90相位校正时钟信号；

步骤33，判断所述90相位校正时钟信号是否符合90相位pll环路锁定判据；

步骤34，若不符合所述90相位pll环路锁定判据，则返回步骤31；若符合所述90相位pll环路锁定判据，则进行所述90相位pll环路锁定操作。

b4、根据权利要求b1所述的校正控制方法，其特征在于，所述步骤13，包括：

步骤41，激活脉宽生成电路，以使所述脉宽生成电路基于0相位时钟校正控制信号、180相位校正时钟信号和270相位校正时钟信号，生成第五上升沿触发信号和第六上升沿触发信号；

步骤42，控制积分电路生成所述第五上升沿触发信号对应的第五触发电压和所述第六上升沿触发信号的第六触发电压，以使比较器电路生成所述第五触发电压和所述第六触发电压的第三比较结果，所述状态机电路基于所述第三比较结果生成对应的270相位时钟校正控制信号，控制时钟延迟校正电路调整所述270相位校正时钟信号的延迟，更新所述270相位校正时钟信号；

步骤43，判断所述270相位校正时钟信号是否符合270相位pll环路锁定判据；

步骤44，若不符合所述270相位pll环路锁定判据，则返回步骤41；若符合所述270相位pll环路锁定判据，则进行所述270相位pll环路锁定操作。

c1、一种基于如权利要求a1至a5任一所述校正时钟占空比的电路的校正控制装置，其特征在于，所述装置包括：

第一控制模块，用于控制校正时钟占空比的电路调整180相位校正时钟信号的延迟，并进行180相位pll环路锁定操作；

第二控制模块，用于控制所述校正时钟占空比的电路调整90相位校正时钟信号的延迟，并进行90相位pll环路锁定操作；

第三控制模块，用于控制所述校正时钟占空比的电路调整270相位校正时钟信号的延迟，并进行270相位pll环路锁定操作。

c2、根据权利要求c1所述的校正控制装置，其特征在于，所述第一控制模块，包括：

第一激活模块，用于激活脉宽生成电路，以使所述脉宽生成电路基于0相位时钟校正控制信号和180相位校正时钟信号，生成第一上升沿触发信号和第二上升沿触发信号；

第四控制模块，用于控制积分电路生成所述第一上升沿触发信号对应的第一触发电压和所述第二上升沿触发信号的第二触发电压，以使比较器电路生成所述第一触发电压和所述第二触发电压的第一比较结果，所述状态机电路基于所述第一比较结果生成对应的180相位时钟校正控制信号，控制时钟延迟校正电路调整所述180相位校正时钟信号的延迟，更新所述180相位校正时钟信号；

第一判断模块，用于判断所述180相位校正时钟信号是否符合180相位pll环路锁定判据；

第一环路锁定模块，用于在不符合所述180相位pll环路锁定判据时，返回所述第一激活模块重新执行；还用于在符合所述180相位pll环路锁定判据时，进行所述180相位pll环路锁定操作。

c3、根据权利要求c1所述的校正控制装置，其特征在于，所述第二控制模块，包括：

第二激活模块，用于激活脉宽生成电路，以使所述脉宽生成电路基于0相位时钟校正控制信号、180相位校正时钟信号和90相位校正时钟信号，生成第三上升沿触发信号和第四上升沿触发信号；

第五控制模块，用于控制积分电路生成所述第三上升沿触发信号对应的第三触发电压和所述第四上升沿触发信号的第四触发电压，以使比较器电路生成所述第三触发电压和所述第四触发电压的第二比较结果，所述状态机电路基于所述第二比较结果生成对应的90相位时钟校正控制信号，控制时钟延迟校正电路调整所述90相位校正时钟信号的延迟，更新所述90相位校正时钟信号；

第二判断模块，用于判断所述90相位校正时钟信号是否符合90相位pll环路锁定判据；

第二环路锁定模块，用于在不符合所述90相位pll环路锁定判据时，返回所述第二激活模块重新执行；还用于在符合所述90相位pll环路锁定判据时，进行所述90相位pll环路锁定操作。

c4、根据权利要求c1所述的校正控制装置，其特征在于，所述第三控制模块，包括：

第三激活模块，用于激活脉宽生成电路，以使所述脉宽生成电路基于0相位时钟校正控制信号、180相位校正时钟信号和270相位校正时钟信号，生成第五上升沿触发信号和第六上升沿触发信号；

第六控制模块，用于控制积分电路生成所述第五上升沿触发信号对应的第五触发电压和所述第六上升沿触发信号的第六触发电压，以使比较器电路生成所述第五触发电压和所述第六触发电压的第三比较结果，所述状态机电路基于所述第三比较结果生成对应的270相位时钟校正控制信号，控制时钟延迟校正电路调整所述270相位校正时钟信号的延迟，更新所述270相位校正时钟信号；

第六判断模块，用于判断所述270相位校正时钟信号是否符合270相位pll环路锁定判据；

第三环路锁定模块，用于在不符合所述270相位pll环路锁定判据时，返回所述第三激活模块重新执行；还用于在符合所述270相位pll环路锁定判据时，进行所述270相位pll环路锁定操作。

d1、一种存储器芯片，其特征在于，包括：如a1至a5中任一项所述的校正时钟占空比的电路。

e1、一种计算机系统，其特征在于，包括存储器芯片，所述存储器芯片执行b1至b4任一所述的方法的步骤。