接收电路的制作方法
【技术领域】
[0001] 本发明有关于一种接收电路，特别是有关于一种能兼容于具有不同规格需求的多 个核心电路的接收电路。
【背景技术】
[0002] 图1是现有技术中具有多输出信号的接收电路的示意图。请参阅图1，接收电路1 接收输入信号SIN以及参考信号SREF，且接收电路1包含分别产生输出信号OUTlO与OUTll 的路径单元10与路径单元11。接收电路1是核心电路所耦接的输出/输入（I/O)电路的 一部分。耦接接收电路1的此核心电路接收输出信号0UT10及/或OUTll。路径单元10用 来产生符合残余连续终结逻辑电路（stub series terminated logic，SSTL)标准的输出 信号0UT10给核心电路，例如双倍数据速率（double data rate，DDR)I、DDRII、或DDRIII 存储器。路径单元10根据SSTL标准来接收输入信号SIN与参考信号SREF，且包含差分接 收器100与电平移位器101。路径单元11则用来产生符合低压晶体管对晶体管逻辑（low voltage transistor-transistor logic，LVTTL)标准的输出信号 OUTll 给核心电路，例如 移动DDR或单倍数据速率（single data rate，SDR)存储器。路径单元11根据LVTTL标准 而只接收输入信号SIN，且包含单端接收器110以及电平移位器111。差分接收器100与单 端接收器110都操作在1/0电源域（power domain)内，且都接收1/0电源域的1/0电源电 压（power voltage) VDDH 以及 1/0 接地电压（ground voltage) VSSH。1/0 电源电压 VDDH 的 值可根据耦接接收电路1的核心电路的规格来决定。例如，当核心电路是SDR存储器时，1/ 0电源压VDDH可设为3. 3V ;当核心电路是DDRI存储器时，1/0电源电压VDDH可设为2. 5V ; 当核心电路是DDRII或移动DDR存储器时，1/0电源电压VDDH可设为I. 8V ;而当核心电路 是DDRIII存储器时，1/0电源电压VDDH可设为I. 5V。电平移位器101与111接收1/0电 源域的1/0电源电压VDDH以及1/0接地电压VSSH，且更接收核心电源域的核心电源电压 VDDL以及核心接地电压VSSL。电平移位器101与111改变接收器100与110的各自输出 信号的电平，使得接收器100与110分别产生的输出信号0UT10与0UT11处于核心电源域。 核心电路则根据其规格需求来接收输出信号0UT10及/或0UT11。
[0003] 请参阅图1以及图2A~21，差分接收器100包含正接收端（+)(由图2A~21的 标号DP来表不）及负接收端（-)(由图2A~21的标号DN来表不）以分别接收输入信号 SIN及参考信号SREF，且更包含输出端（由图2A~21的标号OUT来表示）。图2A~21是 差分接收器100的各种电路架构的示意图。差分接收器100操作在1/0电源域中。图2A~ 21的电路架构是由厚栅极1/0装置（例如具有厚栅极电介质层的装置）所形成，以能承受 1/0电源域的1/0电源电压VDDH、1/0接地电压VSSH以及接收的信号SIN与SREF。因此， 差分接收器100占用了较大的面积。
[0004] 具有低功率以及高速数据传输速率的存储器的使用越来越普遍，例如低功率 DDRII (low power DDRII，LPDDRII)存储器。LPDDRII存储器采用符合SSTL标准的信号， 因此路经单元10可以给LPDDRII存储器使用。根据LPDDRII存储器的规格，1/0电源电压 VDDH必须低至I. 2V。因此，当要求接收电路1能兼容于LPDDRII存储器以及相异规格的其 他存储器（例如移动DDR、DDR、以及DDRIII存储器）时，要符合LPDDRII存储器的高速数 据传输速率要求变得更加困难。尤其是在路径单元10内由厚栅极I/O装置所形成的差分 接收器100中，至少有三个厚栅极I/O设备堆叠，导致电压余量（voltage headroom)不足。
[0005] 因此，期望提供一种接收电路，其能兼容于具有相异规格需求的多个核心电路，尤 其是，这些核心电路包含低电压核心电路。
【发明内容】
[0006] 有鉴于此，特提供以下技术方案：
[0007] 本发明的实施方式提供一种接收电路，适用于核心电路，该接收电路包含第一接 收路径单元。第一接收路径单元用来接收输入信号以及根据输入信号输出输出信号至核心 电路，第一接收路径单元包含输入缓冲器。输入缓冲器操作在核心电源域中且接收第一箝 制信号，当输入信号的电平实质上等于或低于第一预设电压电平时，输入信号被传送至输 入缓冲器以作为第一箝制信号，且输入缓冲器根据第一箝制信号来输出处于核心电源域的 输出信号。
[0008] 本发明的实施方式另提供一种接收电路，适用于核心电路，该接收电路包含第一 接收路径单元以及第二接收路径单元。第一接收路径单元接收输入信号以及根据输入信号 输出第一输出信号至核心电路，第一接收路径单元包含第一输入缓冲器，第一输入缓冲器 操作在核心电源域中且接收第一箝制信号，当该输入信号的电平实质上等于或低于第一预 设电压电平时，输入信号被传送至第一输入缓冲器以作为第一箝制信号，且第一输入缓冲 器根据第一箝制信号来输出处于核心电源域的第一输出信号。第二接收路径单元接收输入 信号以及根据输入信号输出第二输出信号至核心电路，该第二接收路径单元包含第二输入 缓冲器以及第一电平移位器，第二输入缓冲器操作在输入/输出电源域中，第二输入缓冲 器接收输入信号，且根据输入信号输出第一缓冲信号；以及第一电平移位器接收第一缓冲 信号，且改变第一缓冲信号的电平以产生处于核心电源域的第二输出信号。
[0009] 以上所述的接收电路能够兼容于具有相异规格需求的多个核心电路，从而节省电 压余量及电路面积。
【附图说明】
[0010] 图1是现有技术中具有多输出信号的接收电路的示意图。
[0011] 图2A~21是图1的接收电路中差分接收器的各种电路架构的示意图。
[0012] 图3是根据本发明一个实施例的接收电路的示意图。
[0013] 图4A~41是图3的接收电路中差分接收器的各种电路架构的示意图。
[0014] 图5是图3的接收路径单元中电压箝制器的实施例的示意图。
[0015] 图6是根据本发明另一实施例的接收电路的示意图。
[0016] 图7为根据本发明又一实施例的接收电路的示意图。
[0017] 图8为根据本发明再一实施例的接收电路的示意图。
[0018] 图9为根据本发明实施例产生图5中使能信号的电路的示意图。
【具体实施方式】
[0019] 在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属技术领域的 技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利 要求书并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准 贝1J。在通篇说明书及权利要求项中所提及的「包含」为一开放式的用语，故应解释成「包含 但不限定于」。此外，「耦接」一词在此包含任何直接及间接的电气连接手段。因此，若文中 描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或透过其它 装置或连接手段间接地电气连接至第二装置。
[0020] 图3是根据本发明一个实施例的接收电路的示意图。请参阅图3,接收电路3包 含接收路径单元30,而此接收路径单元30包含至少一个电压箝制器300以及输入缓冲器 301。接收路径单元30接收输入信号SIN并输出输出信号0UT30。接收电路3可以是核心 电路所耦接的输入/输出（I/O)电路的一部分。耦接接收电路3的核心电路可接收输出信 号0UT30。此核心电路可以是低电压装置，例如低功率DDRII(lowpowerDDRII，LPDDRII) 存储器。因此，接收路径单元30必须输出符合核心电路（例如LPDDRII存储器）的规格要 求的输出信号OUT30。本领域的技术人员应可了解，LPDDRII存储器采用符合残余连续终结 逻辑电路（stub series terminated logic，SSTL)标准的信号。因此，接收电路3可包含 两个电压箝制器300A与300B，其分别接收输入信号SIN与参