考信号SREF，且分别提供箝制 信号S300A与S300B。在一个实施例中，输入缓冲器301为差分接收器，其操作在核心电源 域且分别接收来自电压箝制器S300A与S300B的箝制信号S300A与S300B。
[0021] 请参阅图3,电压箝制器300A接收具有可变电平的输入信号SIN，且提供箝制信号 S300A至差分接收器301。当输入信号SIN的电平实质上等于或低于第一预设电压电平时， 电压箝制器300A传送输入信号SIN以作为箝制信号S300A，且箝制信号S300A被提供至差 分接收器301的正输入端（+)。当输入信号SIN的电平高于第一预设电压电平时，电压箝制 器300A不会传送输入信号SIN。在此情况下，电压箝制器300A提供电平不高于第一预设电 压电平的箝制信号S300A至差分接收器301的正输入端（+)。在此实施例中，第一预设电压 电平可设定为核心电源域的核心电源电压（VDDL)的电平。
[0022] 请参阅图3,电压箝制器300B接收参考电压SREF。当参考信号SREF的电平实质 上等于或低于第二预设电压电平时，电压箝制器300B传送参考信号SREF以作为箝制信号 S300B，且箝制信号S300B被提供至差分接收器301的负输入端（-)。当参考信号SREF的电 平高于第二预设电压电平时，电压箝制器300B不会传送参考信号SREF。在此情况下，电压 箝制器300B提供电平不高于第二预设电压电平的箝制信号S300B至差分接收器301的负 输入端（_)。本领域的技术人员应可了解，对于SSTL标准而言，参考信号SREF的电平实质 上等于I/O电源电压的电平的一半。而I/O电源电压的电平的一半通常低于核心电源电压 的电平。因此，在此实施例中，第二预设电压电平可设为0. 6V (I. 2V/2)，其低于第一预设电 压电平。在另一实施例中，第二预设电压电平实质上可等于第一预设电压电平，而第一预设 电压电平是等于核心电源电压的电平。在又一实施例中，假使参考信号SREF的电平实质上 等于I/O电源电压的电平的一半，而I/O电源电压的电平的一半通常低于于心电源电压的 电平且因此通常低于第一预设电压电平时，关于参考信号SREF的电压箝制器300B可省略， 而参考信号SREF可直接地提供至差分接收器301的负输入端（-)。
[0023] 根据电压箝制器300A与300B的操作，差分接收器301接收具有较低电平的输入 信号SIN与参考信号SREF。因此，差分接收器301可操作在核心电源域中，且输出在核心电 源域中的输出信号OUT30。在此，所述的核心电源域是核心装置可于其中操作的电源域，而 I/O电源域是I/O装置可于其中操作的电源域。此处所述的核心装置可以是具有薄栅极电 介质层的装置，例如其电介质层薄于I/O装置的栅极电介质层的装置。核心装置可称为薄 栅极装置。此处所述的I/O装置可以是具有厚栅极电介质层的装置，例如，其电介质层厚于 核心装置的栅极电介质层的装置。I/O装置可称为厚栅极装置。另外，此处所述的核心装置 以及I/O装置可以是晶体管。如图3所示，差分接收器301可接收核心电源域的核心电源 电压VDDL以及核心接地电压VSSL。此外，由于差分接收器301是在核心电源域中操作，因 此，差分接收器301的至少一部分可由核心装置来形成，这表示，差分接收器301的至少一 部分是由薄栅极晶体管来形成（即具有薄栅极电介质层的晶体管）。然而，在一些实施例 中，差分接收器301的至少一部分可由I/O装置（例如厚栅极装置）来形成，而仍然在核心 电源域中操作。图4A~41是图3的接收电路中差分接收器301的各种电路架构的示意图。 标号"DP"与"DN"分别表示差分接收器301的正输入端⑴与负输入端（_)。标号"OUT" 表示差分接收器301的输出端，其输出上述输出信号0UT30。在图4A~41中，当差分接收 器301的至少一部分由核心装置来形成时，对于MOS晶体管组4A-1~4A-5、4B-1~4B-5、 4C-1 ~4C-5、4D-1 ~4D-5、4E-1 ~4E-10、4F-1 ~4F-10、4G-1 ~4G-10、4H-1 ~4H-12、以 及41-1~41-12来说，每一组中至少一个MOS晶体管具有薄栅极。因此，差分接收器301具 有较佳的装置增益与效能且占用较小面积。此外，虽然在此实施例的接收器301为差分接 收器，但是在其他实施例中，此接收器也可以是单端接收器。当此接收器为单端接收器时， 其可以只接收输入信号SIN。
[0024] 图5是图3的接收路径单元中电压箝制器300A与300B的实施例的示意图。电压箝 制器300A与300B可具有图5中的相同架构。电压箝制器300A与300B可由核心装置、I/O 装置、或两者的组合来形成。图5的电压箝制器包含开关50以及静电放电（electrostatic discharge，ESD)保护单元51。在此实施例中，举例来说，开关50可以是厚栅极原生 (native)NMOS晶体管。开关50可由使能信号SEN所控制，且具有输入端及输出端。ESD保 护单元51耦接于开关50的输出端与核心接地电压VSSL之间。在一些实施例中，可省略由 ESD保护单元51至核心接地电压VSSL的放电路径。首先，描述当图5的电压箝制器作为电 压箝制器300A的情况。开关50的输入端接收输入信号SIN，且其输出端耦接差分接收器 301的正输入端（+)。当输入信号SIN的电平实质上等于或低于第一预设电压电平时，使能 信号SEN可被触发（asserted)以导通开关50,将输入信号SIN传送至开关50的输出端以 作为箝制信号S300A。当输入信号SIN的电平高于第一预设电压电平时，使能信号SEN被反 触发（de-asserted)以关闭开关50,且输入信号SIN不被传送至开关50的输出端。在此情 况下，在开关50的输出端上的箝制信号S300A可实质上等于使能信号SEN的电平。在此实 施例中，使能信号SEN的电平可设定为不高于第一预设电压电平。
[0025] 接着描述当图5的电压箝制器作为电压箝制器300B的情况。开关50的输入端接 收参考信SREF，且其输出端耦接差分接收器301的负输入端（-)。当参考信号SREF的电平 实质上等于或低于第二预设电压电平时，使能信号SEN可被触发以导通开关50,将参考信 号SREF传送至开关50的输出端以作为箝制信号S300B。当参考信号SREF的电平高于第 二预设电压电平时，使能信号SEN被反触发以关闭开关50,且参考信号SREF不被传送至开 关50的输出端。在此情况下，在开关50的输出端上的箝制信号S300B可实质上等于使能 信号SEN的电平。
[0026] 在图3的实施例中，接收电路3包含一个接收路径单元30。在一些实施例中，接收 电路3可包含二个或多个接收路径单元。例如，一个接收路径单元可用来产生符合SSTL标 准的输出信号给低功率装置，例如LPDDRII存储器，而另一个接收路径单元则可用来产生 另一输出信号给具有相异规格的装置。如图6所示，接收电路3'可不止包含第3图的接收 路径单元30,也包含接收路径单元60。接收路径单元30的架构与操作已于上文描述，因而 在此省略。在图6的实施例中，接收路径单元60可来生符合低压晶体管对晶体管逻辑（low voltage transistor-transistor logic，LVTTL)标准的输出信号 0UT60。移动 DDR 或单倍 数据速率（single data rate，SDR)存储器可接收输出信号0UT60。如图6所示，接收路径 单元60也能接收输入信号SIN，并输出上述输出信号0UT60。耦接接收电路3'的核心电路 可根据其规格要求来接收输出信号0UT30、输出信号0UT60、或输出信号0UT30与0UT60。当 此核心电路包含LPDDRII存储器时，其可接收来自接收路径单元30的输出信号0UT30。当此 核心电路包含移动DDR或SDR存储器时，其可接收来自接收路径单元60的输出信号0UT60。
[0027] 请参阅图6,接收路径单元60包含输入缓冲器600以及电平移位器601。在图6 的实施例中，输入缓冲器600可以是单端接收器。此单端接收器600能操作在I/O电源域 中，且能接收I/O电源域的I/O电源电压VDDH以及I/O接地电压VSSH。单端接收器600能 根据输入信号SIN来输出缓冲信号S60。电平移位器601能接收I/O电源域的I/O电源电 压VDDH以及I/O接地电压VSSH，也能接收核心电源域的核心电压电源VDDL以及核心接地 电源VSSL。