应当注意的是，虽然图4仅示出了具有一个反馈重锁路径以及两个级的特定实施例，然而本公开并不旨在限制反馈重锁路径和级的数量。任何能够实现本公开旨在要求保护的配置方式均可以被认为由本公开的范围所覆盖。
[0035]该除2分频器将输入时钟信号“CKIN”除以2、4...2ν。该反馈重锁路径根据控制信号选择性地提供反馈路径，并且通过锁存器(在图4中被标示为“L”)重锁反馈信号。在该实施例中，每个锁存模块411、412可包括一个逻辑或门、一个逻辑与门、以及一个锁存器。具体而言，在某一级中，反馈重锁路径中的锁存器的第一接收端接收经过除2分频器模块处理之前的信号，而反馈重锁路径中的逻辑与门的第二接收端接收经过除2分频器模块处理之后的信号。每一级中的反馈重锁路径中的锁存模块中的逻辑或门具有第三接收端以用于接收分频比控制信号，还具有第四接收端以用于接受下一级的同样的路径中的锁存模块(例如，相对于第一级锁存模块411的第二级锁存模块412)的输出(如存在)。逻辑或门耦合并将信号传输至逻辑与门。该逻辑与门继而将信号输出至锁存器，并且该锁存器具有第一输出端以用于将信号输出至前一级或前端级(当该锁存器处于第一级时)。
[0036]在该实施例中，前端级可以具有一个前端级逻辑或门、一个前端级逻辑与门、以及一个前端级除2分频器。该前端级逻辑与门具有第一前端级接收端以用于直接接收输入时钟信号。该前端级逻辑或门具有用于接收第一级的反馈重锁路径中的经处理的信号的第二前端级接收端，并且该前端级逻辑或门可以具有第三前端级接收端以用于接受控制信号。该前端级逻辑或门耦合并将信号传输至前端级逻辑与门。最后，在一个示例中，信号在前端级输出端被输出之前可以再经过该前端级除2分频器以用于将占空比校正至50%。或者，前端级逻辑与门也可以直接与用于输出分频信号的前端级输出端耦合而不引入该前端级除2分频器。
[0037]分频比控制信号(即控制信号)“C[N:0] ”从下一级或者局部级选择反馈时钟信号。如果选择了下一级时钟，其将会被局部级时钟锁存，这增加了时序余量，提高了速度并且降低了输出时钟抖动。反馈输出时钟信号“FB0”具有与所选时钟相同的频率。图4中的“FB0”时钟具有“Tin/Tout”占空比(Tin和Tout分别是CKIN和CK0UT的周期)。前端级分频器将“CK2X”除以2并且将时钟占空比校正至50%。如果在设计中不要求50%的占空比，则在该前端级中不需要2N分频器而直接输出“FB0”或“CKIN”。
[0038]图5呈现了图4所示的频器的波形。假定C[N:0] = 00…100 (即C[2]=1)，选择DV4来反馈并且“CK2X”、“FB0”和“DV4”具有相同的频率。“CKOUT”是“CKIN”除以8并具有50%的占空比。以相同方式，如果C[N:0] = 00...001(即C[0] = 1)，那么CKOUT=CKIN/2 ;如果 C[N:0] =00...010(即 C[l] = 1)，那么 CKOUT = CKIN/4。
[0039]图6示出了根据本公开一个实施例的具有两个相位对准时钟输出的扩展示例。两个输出时钟“CK0UT1”和“CK0UT2 ”具有由“Cl [N: 0] ”和“C2 [N: 0] ”控制的不同分频比。当“C1 [0] ”为1时，“CKIN”将经过逻辑与门(AND)直接输出至“CKOUT 1”。另一方面，当“C1 [0] ”为0时，那么“FB1_0”将由“CKIN”再次通过逻辑门运算使得输出时钟“CK0UT1”具有更低抖动。可以简单地通过在“除2分频器路径”和反馈锁存模块中添加除2分频器来扩展分频比。因为“CK0UT1”和“CK0UT2”都选自相同的除2分频器模块601、602、603，它们将自然地被相位对准(上升和下降沿)。然而，在该情况下，输出时钟“CK0UT1”和“CK0UT2”占空比不是50%。
[0040]图7示出了根据本公开一个实施例的具有两个时钟输出并有50%占空比的示例。与由图6所示的示例不同的是，图7的示例在两个时钟输出之前分别引入除2分频器模块710、720，其能够将“CK1_2X”和“CK2_2X”除以2并且校正时钟占空比至50%。然而，因为在前端级中的两个除2分频器模块710、720可能是不同的初始状态，所以“CK0UT1”和“CK0UT2”相位可能不是对准的。因此重置信号必须被用来确保在该情况下多时钟输出相位是对准的。
[0041]为了解决图7的示例的对准问题，图8示出了具有重置功能的除2分频器模块的示例。当RST信号高时，所有除2分频器模块强制处于确定状态使得输出相是对准的。图9示出了呈现两种初始状态的情况“CK0UT1⑴”和“CK0UT1⑵”的波形示例。输出时钟“CK0UT1⑵”下降沿与“CK0UT2”对准，但“CK0UT1 (1) ”并不与之对准。所有“/2”单元在重置信号“RST”的上升沿强制处于低，其使得“CK0UT1”和“CK0UT2”下降沿对准。通过在每个输出时钟之前添加一个反相器(未示出)，很容易确使输出时钟上升沿对准。
[0042]具有不同分频比的输出时钟的数量可以通过添加反馈路径的数量被扩展。然而，除2分频器路径的驱动能力是有限的。添加反馈路径数量将增加“DV2”、“DV4”…时钟负载，其降低最大工作频率。图10给出了在反馈路径之间添加缓冲器1040来提高驱动能力和工作速度的多输出乂分频器。进一步地，与非门(NAND)可以被用来取代或门(0R)而实现如图8所示的更快速度和更小面积的结构。
[0043]这些如图7、图8或图10配置的2N分频器需要前端级多路复用器来旁路输入时钟。如图11所示，当前端级多路复用器1110、1120的“BP”或“BP2”在前端模块为“1”时，在图11中呈现的乂分频器将输入时钟除以1。
[0044]通过以上描述和相关附图中所给出的教导，这里所给出的本公开的许多修改形式和其它实施方式将被本公开相关领域的技术人员所意识到。因此，所要理解的是，本公开的实施方式并不局限于所公开的【具体实施方式】，并且修改形式和其它实施方式意在包括在本公开的范围之内。此外，虽然以上描述和相关附图在部件和/或功能的某些示例组合形式的背景下对示例实施方式进行了描述，但是应当意识到的是，可以由备选实施方式提供部件和/或功能的不同组合形式而并不背离本公开的范围。就这点而言，例如，与以上明确描述的有所不同的部件和/或功能的其它组合形式也被预期处于本公开的范围之内。虽然这里采用了具体术语，但是它们仅以一般且描述性的含义所使用而并非意在进行限制。
【主权项】
1.一种分频器，包括: 除2路径，其接收输入时钟信号并包括级联的N个除2分频器模块，其中N为正整数且最小为1 ;以及 至少一个反馈路径，每一个所述至少一个反馈路径包括级联的N个锁存模块，每一个所述N个锁存模块包括第一接收端和第二接收端，分别用于接收经过所述除2路径中相对应的除2分频器模块之前和之后的信号； 所述每一个所述N个锁存模块还包括第三接收端，用于接收控制信号，所述控制信号使得所述至少一个反馈路径输出所述输入时钟信号的2\22……2N分频信号中的至少一个。2.根据权利要求1所述的分频器，其中每一个所述N个除2分频器模块与相对应的一个所述N个锁存模块形成一个级。3.根据权利要求2所述的分频器，其中每一个所述N个锁存模块包括D触发器和多路复用器，其中 所述多路复用器包括所述第二接收端、所述第三接收端以及用于接收来自下一级的锁存模块的信号的第四接收端；并且 所述D触发器包括所述第一接收端和用于向上一级输出信号的第一输出端，并且所述D触发器接收来自同一级的所述多路复用器的信号。4.根据权利要求3所述的分频器，其中每一个所述至少一个反馈路径包括输出模块，所述输出模块包括前端级多路复用器，并且所述前端级多路复用器包括用于直接接收所述输入时钟信号的第一前端级接收端、与第一级的所述第一输出端耦合的第二前端级接收端、用于接收所述控制信号的第三前端级接收端、以及用于输出所述分频信号的前端级输出端。5.根据权利要求2所述的分频器，其中每一个所述N个锁存模块包括锁存器、逻辑与门和逻辑或门，其中 所述逻辑或门包括所述第三接收端和用于接收来自下一级的锁存模块的信号的第四接收端； 所述逻辑与门包括所述第二接收端，并且所述逻辑与门接收来自同一级的所述逻辑或门的信号；并且 所述锁存器包括所述第一接收端和用于向上一级输出信号的第一输出端，并且所述锁存器接收来自同一级的所述逻辑与门的信号。6.根据权利要求5所述的分频器，其中每一个所述至少一个反馈路径包括输出模块，所述输出模块包括前端级逻辑与门和前端级逻辑或门，其中 所述前端级逻辑或门包括用于接收所述控制信号的第三前端级接收端以及与第一级的所述第一输出端耦合的第二前端级接收端；并且 所述前端级逻辑与门包括用于直接接收所述输入时钟信号的第一前端级接收端并与用于输出所述分频信号的前端级输出端耦合，并且所述前端级逻辑与门接收来自所述前端级逻辑或门的信号。7.根据权利要求6所述的分频器，其中所述输出模块进一步在所述前端级逻辑与门与所述前端级输出端之间包括前端级除2分频器模块。8.根据权利要求7所述的分频器，其中每一级的除2分频器模块以及前端级除2分频器模块均接收重置信号以用于使得所述分频信号对准。9.根据权利要求8所述的分频器，其中所述输出模块进一步在所述前端级除2分频器与所述前端级输出端之间包括前端级多路复用器，所述前端级多路复用器直接接收所述输入时钟信号。10.根据前述权利要求中任一项所述的分频器，包括多个反馈路径，并且在所述多个反馈路径中的至少一对之间包括缓冲器，以用于耦合所述对的两个反馈路径中的每一级中的每一对锁存模块。
【专利摘要】本公开的实施例提供了一种分频器。该2N分频器包括除2路径，其接收输入时钟信号并包括级联的N个除2分频器模块，其中N为正整数且最小为1；以及至少一个反馈路径，每一个反馈路径包括级联的N个锁存模块，每一个锁存模块包括第一接收端和第二接收端，分别用于接收经过除2路径中相对应的除2分频器模块之前和之后的信号；每一个锁存模块还包括第三接收端，用于接收控制信号，该控制信号使得反馈路径输出输入时钟信号的21、22……2N分频信号中的至少一个。根据本公开的分频器比起传统的分频器可以在更高的频率工作，可以提供多个相位对准的时钟输出，并且在实现了扩大的分频比范围的同时将抖动维持在较低水平。
【IPC分类】H03K23/44
【公开号】CN105375917
【申请号】CN201410773807
【发明人】李闻界, 马昕, 郭健民, 陈奇辉, 邓晶晶
【申请人】马维尔国际有限公司
【公开日】2016年3月2日
【申请日】2014年12月12日