发送至所述组合逻辑电路，所述第一多路选择器接收由所述输入输出单元输入的多个输入信号，并从所述多个输出信号中选取一个输入信号作为输出信号点发送至所述寄存器电路，所述寄存器电路用于接收所述第一多路选择器输出的第一输出信号发送至所述可配置逻辑单元。
[0060]在本实施例中，当所述寄存器电路设置在所述布线单元中时，还包括:在所述布线单元中设置缓冲单元和第二多路选择器；
[0061]通过所述缓冲单元接收所述第一多路选择器输出的输出信号，并将所述输出信号作为第二输出信号发送至第二多路选择器；
[0062]所述寄存器将所述输出信号作为第一输出信号发送至所述第二多路选择器；
[0063]所述第二多路选择器接收选择信号选择将所述第一输出信号或者第二输出信号发送至所述组合逻辑电路。
[0064]所述第二多路选择器接收选择信号选择将所述第一输出信号或者第二输出信号发送至所述组合逻辑电路具体包括:
[0065]当所述选择信号为指示选取所述第一输出信号的第一选择信号时，从所述第一输出信号和所述第二输出信号中选取所述第一输出信号发送给所述组合逻辑电路；
[0066]当所述选择信号为指示选取所述第一输出信号的第一选择信号时，从所述第一输出信号和所述第二输出信号中选取所述第一输出信号发送至所述组合逻辑电路。
[0067]在本实施例中，通过所述设计方法还可以将所述寄存器设置于所述可配置逻辑单元中，所述第一多路选择器将输出的所述输出信号直接发送至所述可配置逻辑单元中的寄存器，所述寄存器将接收到的所述输出信号发送至所述组合逻辑电路。优选的，所述寄存器电路可以直接使用所述可配置逻辑单元中的寄存器，通过所述布线单元中的第一多路选择器将所述输入输出单元输出的信号直接发送至所述组合逻辑电路上，从而达到了缩短电路布线路径的设计要求，减少了在电路设计是关键路径的延迟时间。
[0068]综上所述，通过本发明的实施，至少存在以下有益效果:
[0069]本发明提供了一种FPGA电路及其设计方法，所述电路包括输入输出单元、布线单元和可配置逻辑单元，所布线单元包括第一多路选择器，所述可配置逻辑单元包括组合逻辑电路;所述第一多路选择器的输入端与所述输入输出单元的输出端连接，所述第一多路选择器的输出端与所述组合逻辑电路的输入端之间通过寄存器电路直接连接，通过在输入输出单元中的寄存器和可配置逻辑单元中的寄存器之间增加设置一个寄存器电路，通过寄存器电路将所述第一多路选择器输出的第一输出信号直接发送至所述组合逻辑电路中，优选的，所述寄存器电路为设置在布线单元中，因此，通过本发明提供的方法设置的关键路径由原来的输入输出寄存器到可配置逻辑单元寄存器替换为输入输出寄存器到布线单元寄存器，关键路径延迟得到减小，实现了可根据不同的设计要求调整FPGA的时序，提高了设计的最大频率，增加了整个FPGA对时序功能的改善。
[0070]以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
【主权项】
1.一种FPGA电路，其特征在于，包括:输入输出单元、布线单元和可配置逻辑单元，所述布线单元包括第一多路选择器;所述可配置逻辑单元包括组合逻辑电路； 所述第一多路选择器的输入端与所述输入输出单元的输出端连接，所述第一多路选择器的输出端与所述组合逻辑电路的输入端之间通过寄存器电路直接连接。2.如权利要求1所述的FPGA电路，其特征在于，所述寄存器电路设置于所述布线单元中，所述寄存器电路的输入端与所述第一多路选择器的输出端连接，所述寄存器电路的输出端与所述组合逻辑电路的输入端连接。3.如权利要求2所述的FPGA电路，其特征在于，所述布线单元还包括:缓冲器单元和第二多路选择器； 所述缓冲单元，用于接收所述第一多路选择器输出的输出信号，并将所述输出信号作为第二输出信号发送至所述第二多路选择器； 所述寄存器，用于将所述输出信号作为第一输出信号发送至所述第二多路选择器； 所述第二多路选择器，用于接收选择信号，并当所述选择信号为指示选取所述第一输出信号的第一选择信号时，从所述第一输出信号和所述第二输出信号中选取所述第一输出信号发送至所述组合逻辑电路； 当所述选择信号为指示选取所述第二输出信号的第二选择信号时，从所述第一输出信号和所述第二输出信号中选取所述第二输出信号发送至所述组合逻辑电路。4.如权利要求1所述的FPGA电路，其特征在于，所述寄存器设置于所述可配置逻辑单元中，所述第一多路选择器将输出的所述输出信号直接发送至所述可配置逻辑单元中的寄存器，所述寄存器将接收到的所述输出信号发送至所述组合逻辑电路。5.如权利要求1-5任一项所述的FPGA电路，其特征在于，所述寄存器由至少一个触发器组成。6.—种FPGA电路设计方法，所述FPGA电路包括输入输出单元、布线单元和可配置逻辑单元，其特征在于，所述方法包括: 在所述布线单元上设置第一多路选择器，在所述可配置逻辑单元上设置组合逻辑电路； 在所述第一多路选择器与所述组合逻辑电路之间设置寄存器电路，并将所述寄存器电路的输入端与所述输入输出单元的输出端连接，所述寄存器电路的输出端与所述组合逻辑电路的输入端连接。7.如权利要求6所述的FPGA电路设计方法，其特征在于，所述通过在所述第一多路选择器与所述组合逻辑电路之间设置寄存器电路包括:将所述寄存器电路设置于所述布线单元中，通过所述寄存器电路将所述第一多路选择器输出的输出信号发送至所述组合逻辑电路。8.如权利要求6所述的FPGA电路设计方法，其特征在于，所述通过在所述第一多路选择器与所述组合逻辑电路之间设置寄存器电路还包括:将所述寄存器设置于所述可配置逻辑单元中，所述第一多路选择器将输出的所述输出信号直接发送至所述可配置逻辑单元中的寄存器，所述寄存器将接收到的所述输出信号发送至所述组合逻辑电路。9.如权利要求7所述的FPGA电路设计方法，其特征在于，当将所述寄存器设置于所述布线单元中时，还包括:在所述布线单元中设置缓冲单元和第二多路选择器； 通过所述缓冲单元接收所述第一多路选择器输出的输出信号，并将所述输出信号作为第二输出信号发送至第二多路选择器； 所述寄存器将所述输出信号作为第一输出信号发送至所述第二多路选择器； 所述第二多路选择器接收选择信号选择将所述第一输出信号或者第二输出信号发送至所述组合逻辑电路。10.如权利要求9所述的FPGA电路设计方法，其特征在于，所述第二多路选择器接收选择信号选择将所述第一输出信号或者第二输出信号发送至所述组合逻辑电路具体包括: 当所述选择信号为指示选取所述第一输出信号的第一选择信号时，从所述第一输出信号和所述第二输出信号中选取所述第一输出信号发送给所述组合逻辑电路； 当所述选择信号为指示选取所述第一输出信号的第一选择信号时，从所述第一输出信号和所述第二输出信号中选取所述第一输出信号发送至所述组合逻辑电路。
【专利摘要】本发明公开了一种FPGA电路及其设计方法，所述电路包括输入输出单元、布线单元和可配置逻辑单元，所布线单元包括第一多路选择器，所述可配置逻辑单元包括组合逻辑电路；所述第一多路选择器的输入端与所述输入输出单元的输出端连接，所述第一多路选择器的输出端与所述组合逻辑电路的输入端之间通过寄存器电路直接连接，通过在所述输入输出单元与可配置逻辑单元中的组合逻辑电路之间增加设置一个寄存器电路，缩短了输入输出单元中寄存器与可配置逻辑单元中的寄存器之间的关键路径，降低了两寄存器之间的延迟，解决了无法达到对于高速信号电路设计的设计要求的技术问题，实现了可根据不同的设计要求调整FPGA的时序的功能，提高了FPGA电路设计的最大频率。
【IPC分类】H03K19/173
【公开号】CN105680847
【申请号】CN201610120404
【发明人】刘贝贝
【申请人】深圳市同创国芯电子有限公司
【公开日】2016年6月15日
【申请日】2016年3月3日