管的情况，其原理图如图8所示。据此，本发明还公开一种采用 NM0S管作为输入管的基于自偏置共源共栅结构的跨导放大器，包括NM0S输入管M1、M2、M3和 M4构成的自偏置共源共栅输入级结构，PM0S管M5、M6、M7和M8构成的自偏置共源共栅第一级 负载结构，NM0S管M9和PM0S管M10构成的第二级共源放大器结构，匪0S管M11、M12和PM0S管 M13构成的偏置电路结构，放大器补偿电容Cc，放大器负载电容Cl，基准电流源Iref和提供恒 流源功能的PM0S管M0;其中，
[0062] 所述匪0S输入管Ml和M2的源极接地，匪0S输入管Ml和M3的栅极接输入信号VIN， 匪0S输入管M2和M4的栅极接输入信号VIP，匪0S输入管Ml的漏极接匪0S输入管M3的源极， NM0S输入管M2的漏极接匪0S输入管M4的源极，匪0S输入管M3和M4的衬底接偏置电压Vn，该 偏置电压Vn由放大器偏置电路中栅漏相连的NMOS管Mil的栅压提供；
[0063] 所述PM0S管M5的栅极和漏极均与PM0S管M6、M7、M8的栅极以及NM0S输入管M3的漏 极连接，PM0S管M6的漏极接NM0S输入管M4的漏极，PM0S管M5的源极接PM0S管M7的漏极，PM0S 管M6的源极接PM0S管M8的漏极，PM0S管M7和M8的源极接PM0S管M0的漏极，PM0S管M5和M6的 衬底接偏置电压Vp，该偏置电压Vp由放大器偏置电路中栅漏相连的PM0S管M13的栅压提供； [0064] 所述PM0S管M10的源极接电源电压vdd，PM0S管M10的漏极、补偿电容Cc的一端、 NM0S管M9的漏极和负载电容Cl的一端相互连接形成一个连接节点，且该连接节点为所述跨 导放大器的输出端Vout，PM0S管Ml 0的栅极接NM0S输入管M4的漏极，补偿电容Cc的另一端接 PM0S输入管M2的漏极，负载电容Cl的另一端和匪0S管M9的源极接地，匪0S管M9的栅极接 匪〇3输入管組2的栅极；
[0065] 所述PM0S管M0和M13的源极接电源电压vdd，PM0S管M0的栅极接PM0S管M13的栅极 和漏极，PM0S管M13的漏极接NM0S管M12的漏极，匪0S管M12的栅极接基准电流源Iref的一端 以及NM0S管Ml 1的栅极和漏极，NM0S管Ml 1和Ml 2的源极接地，基准电流源Iref的另一端接电 源电压vdd。
[0066]作为具体实施例，图8所示的结构除了采用NM0S管作为输入管外，其相应的电路分 析与图4所示的结构类似，在此不再赘述。同理，作为一种合理分配图8中串联匪0S管Ml和M3 以及PM0S管M5和M7沟道长度的【具体实施方式】，所述PM0S输入管Ml和M3的沟道长度之比为1: 4,所述NM0S管M5和M7的沟道长度之比为1:4。作为一种优选实施例，所述补偿电容Cc的电容 值为2~4pF，由此可以在不占据太大芯片面积的情况下，实现较好的补偿效果。
[0067]以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明 说明书及附图内容所作的等效结构，直接或间接运用在其他相关的技术领域，均同理在本 发明的专利保护范围之内。
【主权项】
1. 一种基于自偏置共源共栅结构的跨导放大器，其特征在于，包括PMOS输入管Ml、M2、 M3和M4构成的自偏置共源共栅输入级结构，NM0S管M5、M6、M7和M8构成的自偏置共源共栅第 一级负载结构，匪0S管M9和PM0S管M10构成的第二级共源放大器结构，匪0S管M11、M12和 PM0S管M13构成的偏置电路结构，放大器补偿电容Cc，放大器负载电容α，基准电流源Iref和 提供恒流源功能的PM0S管M0;其中， 所述PM0S输入管Ml和M2的源极接PM0S管M0的漏极，PM0S输入管Ml和M3的栅极接输入信 号VIN，PM0S输入管M2和M4的栅极接输入信号VIP，PM0S输入管Ml的漏极接PM0S输入管M3的 源极，PM0S输入管M2的漏极接PM0S输入管M4的源极，PM0S输入管M3和M4的衬底接偏置电压 Vp，该偏置电压Vp由放大器偏置电路中栅漏相连的PM0S管M13的栅压提供； 所述匪0S管M5的栅极和漏极均与匪0S管M6、M7、M8的栅极以及PM0S输入管M3的漏极连 接，NM0S管M6的漏极接PM0S输入管M4的漏极，NM0S管M5的源极接NM0S管M7的漏极，NM0S管M6 的源极接NM0S管M8的漏极，NM0S管M7和M8的源极接地，NM0S管M5和M6的衬底接偏置电压Vn， 该偏置电压Vn由放大器偏置电路中栅漏相连的NM0S管Mil的栅压提供； 所述PM0S管M10、M0、M13的源极接电源电压vdcUPMOS管M10的栅极接PM0S管M0和M13的 栅极，PM0S管M10的漏极、补偿电容Cc的一端、匪0S管M9的漏极和负载电容CL的一端相互连 接形成一个连接节点，且该连接节点为所述跨导放大器的输出端Vout，补偿电容Cc的另一 端接PM0S输入管M2的漏极，负载电容C L的另一端和匪0S管M9的源极接地，匪0S管M9的栅极 接PM0S输入管M4的漏极； 所述PM0S管Ml 3的漏极接NM0S管Ml 2的漏极，匪0S管Ml 2的栅极接基准电流源Iref的一 端以及NM0S管Ml 1的栅极和漏极，NM0S管Ml 1和Ml 2的源极接地，基准电流源Iref的另一端接 电源电压vdd。2. 根据权利要求1所述的基于自偏置共源共栅结构的跨导放大器，其特征在于，所述 PM0S输入管Ml和M3的沟道长度之比为1:4,所述NM0S管M5和M7的沟道长度之比为1:4。3. 根据权利要求1所述的基于自偏置共源共栅结构的跨导放大器，其特征在于，所述补 偿电容Cc的电容值为2~4pF。4. 一种基于自偏置共源共栅结构的跨导放大器，其特征在于，包括匪OS输入管Ml、M2、 M3和M4构成的自偏置共源共栅输入级结构，PMOS管M5、M6、M7和M8构成的自偏置共源共栅第 一级负载结构，匪0S管M9和PM0S管M10构成的第二级共源放大器结构，匪0S管M11、M12和 PMOS管M13构成的偏置电路结构，放大器补偿电容Cc，放大器负载电容α，基准电流源Iref和 提供恒流源功能的PMOS管M0;其中， 所述NM0S输入管Ml和M2的源极接地，NM0S输入管Ml和M3的栅极接输入信号VIN，NM0S输 入管M2和M4的栅极接输入信号VIP，NM0S输入管Ml的漏极接NM0S输入管M3的源极，NM0S输入 管M2的漏极接匪0S输入管M4的源极，匪0S输入管M3和M4的衬底接偏置电压Vn，该偏置电压 Vn由放大器偏置电路中栅漏相连的NM0S管Mil的栅压提供； 所述PMOS管M5的栅极和漏极均与PMOS管M6、M7、M8的栅极以及匪0S输入管M3的漏极连 接，PMOS管M6的漏极接NM0S输入管M4的漏极，PMOS管M5的源极接PMOS管M7的漏极，PMOS管M6 的源极接PMOS管M8的漏极，PMOS管M7和M8的源极接PMOS管M0的漏极，PMOS管M5和M6的衬底 接偏置电压Vp，该偏置电压Vp由放大器偏置电路中栅漏相连的PMOS管M13的栅压提供； 所述PMOS管M10的源极接电源电压vdd，PM0S管M10的漏极、补偿电容Cc的一端、NM0S管 M9的漏极和负载电容α的一端相互连接形成一个连接节点，且该连接节点为所述跨导放大 器的输出端Vout，PMOS管Ml 0的栅极接NMOS输入管Μ4的漏极，补偿电容Cc的另一端接PMOS输 入管M2的漏极，负载电容CL的另一端和匪0S管M9的源极接地，匪0S管M9的栅极接匪0S输入 管M12的栅极； 所述PMOS管M0和M13的源极接电源电压vdd，PM0S管M0的栅极接PMOS管M13的栅极和漏 极，PMOS管Ml 3的漏极接NM0S管Ml 2的漏极，NM0S管Ml 2的栅极接基准电流源Iref的一端以及 NM0S管Ml 1的栅极和漏极，匪0S管Ml 1和M12的源极接地，基准电流源Iref的另一端接电源电 压 vdd〇5. 根据权利要求4所述的基于自偏置共源共栅结构的跨导放大器，其特征在于，所述 NM0S输入管Ml和M3的沟道长度之比为1:4,所述PMOS管M5和M7的沟道长度之比为1:4。6. 根据权利要求4所述的基于自偏置共源共栅结构的跨导放大器，其特征在于，所述补 偿电容Cc的电容值为2~4pF。
【专利摘要】本发明提供一种基于自偏置共源共栅结构的跨导放大器，包括PMOS输入管M1、M2、M3和M4构成的自偏置共源共栅输入级结构，NMOS管M5、M6、M7和M8构成的自偏置共源共栅第一级负载结构，NMOS管M9和PMOS管M10构成的第二级共源放大器结构，NMOS管M11、M12和PMOS管M13构成的偏置电路结构，放大器补偿电容CC，放大器负载电容CL，基准电流源Iref和提供恒流源功能的PMOS管M0。本发明还提供一种采用NMOS管作为输入管的自偏置共源共栅结构的跨导放大器。本发明第一级放大器的输入管和负载管均采用了自偏置共源共栅结构，提高了第一级放大器的输出阻抗，增加了第一级放大器的直流增益；第一级放大器的MOS管的衬底电压由放大器偏置电路提供；补偿电容Cc的连接方式，实现了更高的质量因数。
【IPC分类】H03F3/45, H03G1/00
【公开号】CN105720936
【申请号】CN201610040317
【发明人】徐代果, 胡刚毅, 李儒章, 王健安, 陈光炳, 王育新, 刘涛, 刘璐, 邓民明, 石寒夫, 王旭
【申请人】中国电子科技集团公司第二十四研究所
【公开日】2016年6月29日
【申请日】2016年1月21日