常多的数字电路部件，这是一个优点。由于电路简单，因此其在单片集成电路中仅需要非常小的面积。因此，可以为一行的每一个热电堆像素设置一个这种德尔塔-西格玛变换器，并且仅按行进行转换。因此，优选对热电堆阵列的每一列分配一个德尔塔-西格玛变换器。因此，32X32的热电堆像素阵列于是将具有32个按照本实用新型的德尔塔-西格玛变换器，其中的每一个分别经由一个32:1的模拟多路复用器AMUX刚好连接到正在处理的一个热电堆像素行中的一个热电堆像素。如果模拟多路复用器AMUX从一行切换到下一行，则慢速斩波器信号A也进行切换。
[0065]在此，例如实现6比特数模转换器DAC，使得在具有63个相同的电阻的级联电阻中施加电流，并且经由64:1的多路复用器选择相应的电压作为反馈信号S8。这具有如下优点:对示例性的32X32的热电堆阵列的32个列分配的所有32个德尔塔-西格玛变换器可以使用由63个相同的电阻构成的同一个电阻串，这显著地改善了从像素到像素的匹配。
[0066]图3示出了关于快速斩波器信号B和慢速斩波器信号A的数字系统时钟CK的时钟简图。重要的是，慢速斩波器信号A和快速斩波器信号B的边缘尽量不要交迭。边缘的交迭将导致产生干扰。因此，优选使慢速斩波器信号A的边缘定位在快速斩波器信号B的脉冲的脉冲中间。在此优选的是，慢速斩波器信号B的第二频率是慢速斩波器信号A的第一频率的大约至少2倍。快速斩波器信号B的第二频率应当为慢速斩波器信号A的第一频率的偶数倍。
[0067]在图5中示出了按照本实用新型的德尔塔-西格玛变换器的一个可选电路简图，其中，使用与在图1中相同的附图标记。图1和图5的不同之处在于低通滤波器的电容器Cl和C2的放电电路。在按照图5的实施例中，在以下一个热电堆像素的读取而开始时，这两个电容器未完全放电。更确切地说，在根据图5的实施例中在两个电容器Cl和C2之间进行潜在的电荷差的均衡。为此，通过对两个晶体管Tl和T2的控制将电容器Cl、C2从信号线路解耦，并且在这种状态下经由晶体管T3彼此连接，从而能够进行电荷均衡。随后，使晶体管T3关断，并且使两个晶体管Tl和T2转变到导通状态，从而使两个电容器Cl和C2在下一个读取间隔开始时进行相同的充电。
[0068]在其余方面，根据图5的电路与根据图1的电路完全相同地工作。
[0069]可选地，本实用新型可以通过下面列举的特征组中的一个来描述，其中，按照本实用新型，不应当排除的情况是，一个或其他子特征组合也描述本实用新型。
[0070]1.一种用于将热电堆像素的电压信号(TP[η])转换为数字信号(SB)的方法，包括步骤:
[0071]a.将由电压信号(TP[n])和反馈信号(S8)形成的差分输入信号(SO)与具有第一频率的慢速斩波器信号(A)相乘，得到第一差分信号(SI)，
[0072]b.将所述第一差分信号与具有第二频率的快速斩波器信号(B)相乘，得到第二差分信号(S2)，
[0073]或者代替步骤a.和b.，将由电压信号(TP[n])和反馈信号(S8)形成的差分输入信号与慢速和快速斩波器信号(Α、Β)的积相乘，得到第二差分信号(S2)，
[0074]c.将第二差分信号(S2)放大并且转换为电流信号、即第三差分信号(S3)，
[0075]d.将所述第三差分信号(S3)与所述快速斩波器信号(B)或者作用等同的信号、特别是-1或反转的快速斩波器信号(B)相乘，以得到第四差分信号(S4)，
[0076]e.对第四差分信号(S4)进行具有低通特性和相关联的低通截止频率的第一滤波、特别是第一积分滤波和/或积分，
[0077]f.通过模数变换器、特别是比较器(CMP)对第四差分信号(S4)赋值，并且输出第五数字信号(S5)，
[0078]g.将第五数字信号S5与反转或者乘以-1的慢速斩波器信号(A)相乘，得到第六信号(S6)，
[0079]h.对第六信号(S6)进行第二滤波，特别是与PID环路滤波器的特性相对应的第二滤波，得到第七信号(SB)，
[0080]1.对第七信号(SB)进行数字到模拟转换，得到反馈信号(S8)，
[0081]j.输出第七信号(SB)。
[0082]2.根据第I项所述的方法，
[0083]a.其中，通过第三滤波器(DF)对第七信号(SB)进行滤波，并且在其总线宽度内改变为输出信号(Out)。
[0084]3.根据前述项中的一个或更多个所述的方法，
[0085]a.其中，第一滤波的低通截止频率位于慢速斩波器信号(A)的第一频率以上。
[0086]4.根据前述项中的一个或更多个所述的方法，
[0087]a.其中，第一滤波的低通截止频率位于快速斩波器信号(B)的第二频率以下。
[0088]5.根据前述项中的一个或更多个所述的方法，
[0089]b.其中，快速斩波器信号(B)的第二频率是慢速斩波器信号(A)的第一频率的偶数倍。
[0090]6.根据前述项中的一个或更多个所述的方法，
[0091]c.其中，快速斩波器信号⑶的相位以恒定的相位偏移关于慢速斩波器信号(A)的边缘在慢速斩波器信号(A)的相位之前或者之后。
[0092]7.根据第6项所述的方法，
[0093]d.其中，所述恒定的相位偏移在快速斩波器信号⑶的周期时间的八分之一和八分之三之间，优选是快速斩波器信号(B)的周期时间的四分之一。
[0094]8.根据前述项中的一个或更多个所述的方法，
[0095]a.其中，对第七信号(SB)进行数模转换成为反馈信号(S8)，其通过将施加了电流的电阻串的节点刚好选择性地连接到反馈信号(S8)来进行，其中，电阻串的节点由第七信号(SB)的部分信号的逻辑值确定。
[0096]9.一种用于对热电堆像素的电压信号(TP[n])进行模数转换成为数字信号(SB)的装置，
[0097]a.其中，第一乘法器(Ml)将由反馈信号(S8)和电压信号(TP[n])形成的差分输入信号(SO)与具有第一频率的慢速斩波器信号(A)相乘，得到第一差分信号(SI)，
[0098]b.其中，第二乘法器(M2)将第一差分信号(SI)与具有第二频率的快速斩波器信号(B)相乘，得到第二差分信号(S2)，
[0099]或者代替第一和第二乘法器(M1、M2)，其中，乘法器将由电压信号(TP[n])和反馈信号(S8)形成的差分输入信号与慢速和快速斩波器信号(Α、Β)的积相乘，得到第二差分信号(S2)，以及
[0100]C.其中，放大器(TV)将第二差分信号(S2)转换为电流信号，并且放大为第三差分信号(S3)，
[0101]d.其中，第三乘法器(M3)将所述第三差分信号(S3)与所述快速斩波器信号(B)或者作用等同的信号、特别是-1或反转的快速斩波器信号(B)相乘，
[0102]e.其中，具有低通特性和相关联的低通截止频率的第一滤波器对如此相乘的第三差分信号(S3)滤波或积分成为第四差分信号(S4)，以及
[0103]f.其中，第一模数变换器(CMP)对第四差分信号(S4)赋值，并且输出第五数字信号(S5)，
[0104]g.其中，第四乘法器(M4)将第五数字信号S5与反转或者乘以-1的慢速斩波器信号(A)相乘，得到第六信号(S6)，
[0105]h.其中，第二滤波器(ADCFB)对第六信号(S6)进行滤波，得到第七信号(SB)，以及
[0106]1.其中，第一数模变换器(DAC)对第七信号(SB)进行转换，得到反馈信号(S8)。
[0107]10.根据第9项所述的装置，
[0108]a.其中，第一滤波器由放大器(TV)和/或第三乘法器(M3)与积分电容(Cl、C2)形成。
[0109]11.根据第10项所述的装置，
[0110]a.其中，所述积分电容是由第一单电容Cl和第二单电容C2构成的微分积分电容。
[0111]12.根据第9至第11项中的一个或更多个所述的装置，
[0112]a.其中，所述装置包括第三滤波器(DF)，其对第七信号(SB)进行滤波，并且在其总线宽度内改变为输出信号(Out)。
[0113]13.根据第9至第12项中的一个或更多个所述的装置，
[0114]a.其中，第一滤波器的低通截止频率位于慢速斩波器信号(A)的第一频率以上。
[0115]14.根据第9至第13项中的一个或更多个所述的装置，
[0116]a.其中，第一滤波器的低通截止频率位于快速斩波器信号(B)的频率以下。
[0117]15.根据第9至第14项中的一个或更多个所述的装置，
[0118]a.其中，第五信号(S5)的总线带宽为1，因此第五信号(S5)仅包括一个导线，以及
[0119]b.其中，第一模数变换器是比较器(CMP)。
[0120]16.根据第9至第15项中的一个或更多个所述的装置，
[0121]a.其中，第四乘法器(M4)包括至少一个异或门或者具有相同的逻辑功能的门电路。
[0122]17.根据第9至第16项中的一个或更多个所述的装置，
[0123]a.其中，第四乘法器(M4)包括至少一个异或门或者具有相同的逻辑功能的门电路。
[0124]18.根据第9至第17项中的一个或更多个所述的装置，
[0125]a.其中，第二滤波器是PID环路滤波器，其特别地具有如下特性:其对于调节环给出PID调节器的特征。
[0126]19.根据第9至第18项中的一个或更多个所述的装置，
[0127]b.其中，快速斩波器信号(B)的第二频率是慢速斩