隔离控制电路的制作方法
【技术领域】
[0001] 本实用新型涉及CMOS集成电路设计领域，且特别涉及一种隔离控制电路。
【背景技术】
[0002] 现在深亚微米集成电路设计的超大规模集成电路设计中，经常会采用多电压域来 控制功耗。一个芯片中通常会有多块电压区域。当不需要某一块区域的电路工作时，即可关 断其供电电源VDD，杜绝该处逻辑的漏电以节省功耗。在有低功耗要求的手持设备中，这种 降低功耗的手段尤其重要。
[0003] 在CMOS逻辑电路中，简单地关断供电电源VDD可能会造成高阻态，类似于浮空的状 态。因为电源的关断意味着这部分电路失去了驱动，这样输出就将处于不确定的非'〇'非 '1'逻辑值。同时，高阻态也意味着输出极容易受到噪声或者其它电路的干扰，从而使输出 产生不受控制的变化。当该区域电路与其它区域连接时，就有可能造成逻辑错误，或者因为 逻辑的中间态产生泄露电流引起功耗增加。
[0004] Isolation cell(隔离单元)就是为了避免高阻态而设计。图1和图2所示为隔离单 元的两种形式，分别为与门和或门。EN、ENB为使能信号，分别为'0'有效和' 1'有效。当使能 信号有效时，A到Y的通路关断，Y输出为固定值。这样，就避免了该隔离单元和后续电路高阻 态的不确定性。
[0005] 在现有的集成电路中，当某一区域的供电电源被关闭时，需要外部逻辑电路产生 隔离控制信号至隔离单元的使能端，从而使得隔离单元关闭。这种控制方式大大增加了电 路设计的难度同时也增加了集成电路的体积。 【实用新型内容】
[0006] 本实用新型为了克服现有隔离单元需要外部逻辑电路输出隔离控制信号进行使 能从而造成电路设计复杂、电路体积庞大的问题，提供一种能简化逻辑设计，减小电路体积 的隔离控制电路。
[0007] 为了实现上述目的，本实用新型提供一种与隔离单元和待关断区域集成在同一芯 片内，隔离控制电路电性连接隔离单元和待关断区域，隔离控制电路包括与待关断区域相 连接的检测级，检测级检测待关断区域内待关断电源的电压变化并根据待关断电源的电压 变化输出稳定的关断或打开信号至隔离单元的使能端。
[0008] 于本实用新型一实施例中，检测级包括由第一PM0S管、第一NM0S管、第二PM0S管和 第二匪0S管组成的交叉耦合对和第三PM0S管，第三PM0S管的栅极和漏极相连接后与交叉耦 合对相连接，第三PM0S管的源极与待关断电源相连接，第一 PM0S管的源极与待关断电源相 连接，第二PM0S管的源极与常开电源相连接；
[0009] 当待关断电源打开时为确保交叉耦合对的输出为0,需满足以下条件：
[0010] ff 5/L5 > [ knff 2/L2 (Vdd-Vtn) ] / [ kp (Vdd-Vtp)]
[0011] 其中，W5、LAV别为第三PMOS管的长和宽，W2、L2分别为第一 NMOS管的长和宽，kn为第 一 NMOS管和第二匪OS管与工艺有关的参数，kP为第一 PMOS管、第二PMOS管和第三PMOS管与 工艺有关的参数，VtP为第一 PM0S管、第二PM0S管和第三PM0S管的阈值电压，Vtn为第一匪0S 管和第二NM0S管的阈值电压;Vdd为待关断电源和常开电源正常供电时的电压；
[0012] 当待关断电源关断时为确保交叉耦合对的输出由"0"转换为"1"，需满足以下条 件：
[0013] 〇<Vth<Vddth<Vdd
[0014]其中，Vth为交叉耦合对的输出由"0"转换为"1"时第二PM0S管和第二NM0S管的转换 闕值，Vddth - Vtp+Vth 〇
[0015] 于本实用新型一实施例中，为保证待关断电源在打开时交叉耦合对稳定输出0,将 第三PM0S管的尺寸设计如下：
[0016] W5/L5 > 2 [knW2/L2 (Vdd-Vtn) ] /[kP (Vdd-VtP) ] 〇
[0017] 于本实用新型一实施例中，交叉耦合对的输出由"0"转换为"1"时第二PM0S管和第 二NM0S管的漏源电流相等，gp
[0019] 从上式推出转换阈值电压Vth
[0021] 其中，W3、L3分别为第二PM0S管的长和宽，W4、L4分别为第二NM0S管的长和宽；
[0022]相应的，
[0024]于本实用新型一实施例中，隔离控制电路还包括放大级，放大级电性连接在交叉 耦合对的输出端，对检测级输出的信号进行放大。
[0025] 于本实用新型一实施例中，放大级为由第四PM0S管和第三NM0S管组成，第四PM0S 管的栅极和第三NM0S管的栅极相连接作为放大级的输入端与交叉耦合对的输出相连接，第 四PM0S管的漏极和第三NM0S管的漏极相连接作为放大级的输出端。
[0026] 于本实用新型一实施例中，隔离控制电路还包括驱动级，驱动级电性连接在放大 级的输出端。
[0027] 于本实用新型一实施例中，驱动级包括一个或两个反相器，每个反相器均由一个 PM0S管和一个NM0S管耦合连接。
[0028] 综上所述，本实用新型提供的隔离控制电路与现有技术相比，具有以下优点：
[0029] 本实用新型提供的隔离控制电路与隔离单元和待关断区域集成在同一芯片内，隔 离控制电路内的检测级检测待关断区域内待关断电源的电压变化，根据待关断电源的电压 变化输出关断或打开信号至隔离单元的使能端，使得隔离单元输出稳定的且固定的信号， 将待关断区域和其它区域稳定隔离。本实用新型提供的隔离控制电路可在芯片内部自动产 生隔离控制信号至隔离单元的使能端而无需外部逻辑电路提供任何控制信号，大大简化了 电路的逻辑设计，大大减小了电路的体积。
[0030] 此外，通过设置检测级有五个M0S管组成，隔离控制电路的设计可与CMOS逻辑电路 的工艺相兼容，不仅大大降低了电路体积，同时也大幅度降低了电路的设计以及制造成本。
[0031] 为让本实用新型的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实 施例，并配合附图，作详细说明如下。
【附图说明】
[0032] 图1所示为与门形式的隔离单元。
[0033]图2所示为或门形式的隔离单元。
[0034] 图3所示为本实用新型一实施例提供的隔离控制电路的电路原理图。
[0035] 图4所示为隔离控制电路的布局应用示意图。
【具体实施方式】
[0036] 图1所示为与门形式的隔离单元。图2所示为或门形式的隔离单元。图3所示为本实 用新型一实施例提供的隔离控制电路的电路原理图。图4所示为隔离控制电路的布局应用 示意图。请一并参阅图1至图4。
[0037] 本实施例提供一种隔离控制电路，该隔离控制电路IS0G与隔离单元IS00和待关断 区域集成在同一芯片内。隔离控制电路IS0G电性连接隔离单元IS00和待关断区域，隔离控 制电路包括IS0G与待关断区域相连接的检测级1，检测级1检测待关断区域内待关断电源的 电压变化并根据待关断电源的电压变化输出稳定的关断或打开信号至隔离单元IS00的使 能端。
[0038] 于本实施例中，检测级1包括由第一PM0S管M1、第一匪0S管M2、第二PM0S管M3和第 二匪0S管M4组成的交叉耦合对和第三PM0S管M5。所述交叉耦合对的具体连接方式为：第一 PM0S管Ml和第一NM0S管M2的栅极相连接，两者的漏极相连接；同样的，第二PM0S管M3和第二 匪0S管M4的栅极相连接，两者的漏极相连接;第一 PM0S管Ml和第一匪0S管M2的栅极与第二 PM0S管M3和第二NM0S管M4的漏极相连接，第一 PM0S管Ml和第一 NM0S管M2的漏极与第二PM0S 管M3和第二匪0S管M4的栅极相连接，具体如图1所示。第一 PM0S管Ml的源极与待关断电源 VDD相连接，第二PM0S管M3的源极与常开电源VDDG相连接。
[0039] 第三PM0S管M5的栅极和漏极相连接后与交叉耦合对中第二PM0S管M3和第二NM0S 管M4的栅极相连接，第三PM0S管M5的源极与待关断电源相连接。第三PM0S管M5为上拉M0S 管，其目的是为了将第三PM0S管的漏端上拉至待关断电源VDD，即第三PM0S管M5的漏端电压 随待关断电源VDD变化。为保证第三PM0S管M5能随待关断电源VDD变化，使得当待关断电源 VDD打开时确保交叉耦合对的输出为"0"，需满足以下条件：
[0040] ff 5/L5 > [ knff 2/L2 (Vdd-Vtn) ] / [ kP (Vdd-VtP)] 公式一
[0041 ] 其中，W5、L5分别为第三PMOS管的长和宽，W2、L2分别为第一 NMOS管的长和宽，kn为第 一 NM0S管和第二匪0S管与工艺有关的参数，kP为第一 PM0S管、第二PM0S管和第三PM0S管与 工艺有关的参数，Vtp为第一 PMOS管、第二PMOS管和第三PMOS管的阈值电压，Vtn为第一匪OS 管和第二NM0S管的阈值电压;Vdd为待关断电源和常开电源正常供电时的电压。
[0042]为具有更好的余