专利名称：使用结构化奇偶校验矩阵的低密度奇偶校验码的编码的制作方法
技术领域：
本发明涉及通信系统，尤其涉及编码系统。
背景技术：
通信系统使用编码来保证含噪声通信信道上的可靠通信。这些通信信道在一定的信噪比(SNR)条件下表现出可以表示为比特每符号的固定容量，该固定容量定义了理论上限(被称为香农极限)。结果，编码设计的目标是实现接近此香农极限的比率。一个这种类别的接近香农极限的编码是低密度奇偶校验(LDPC)码。
通常，由于存在若干缺点，LDPC码没有得到广泛采用。一个缺点是LDPC编码技术非常复杂。使用其生成矩阵对LDPC码进行编码，会需要存储非常大的非稀疏矩阵。另外，LDPC码只有在分组较大的情况下才能起作用；因此，即使LDPC码的奇偶校验矩阵是稀疏的，然而存储这些矩阵会有问题。
从实现的角度看，需要面临若干挑战。例如，存储便是一个导致LDPC码没有广泛地实际使用的重要原因。并且，LDPC码实现中的一个关键问题是如何在解码器的若干处理引擎(节点)之间实现连接网络。此外，解码处理，尤其是校验节点运算中的计算负载也会带来问题。
因此，需要一种使用简单的编码和解码处理的LDPC通信系统。还需要使用LDPC码高效地支持高数据速率，而无需引入更大的复杂度。还需要改进LDPC编码器和解码器的性能。还需要使实现LDPC编码的存储要求最小。还需要一种简化LDPC解码器的处理节点之间的通信的方案。
发明内容
本发明满足了这些和其它的需要，其中提供了用于对结构化低密度奇偶校验(LDPC)码进行编码的方案。通过将奇偶校验矩阵的部分限制为下三角，并且/或者满足其它要求以简化解码器的比特节点和校验节点之间的通信，提供LDPC码的结构。访问存储表示结构化奇偶校验矩阵的信息的存储器。信息被组织成表格形式，其中每个行表示数值1在奇偶校验矩阵的列组的第一列内的存在。各个行对应于奇偶校验矩阵的各个列组，其中根据预定操作(例如循环移位，相加等等)导出每个分组内的后续列。LDPC编码信号基于所存储的表示奇偶校验矩阵的信息。根据本发明的一个实施例，利用博斯-乔赫里-霍克文黑姆码(BCH)编码器，发送器使用BCH码对输入信号进行编码，其中对应于输入信号的输出LDPC编码信号表示具有外BCH码和内LDPC码的码。此外，提供循环冗余校验(CRC)编码器以便根据CRC码对输入信号进行编码。有利的是，此方案提供了方便的LDPC码的编码和解码。
根据本发明实施例的一个方面，公开了一种编码方法。此方法包含访问存储器，所述存储器存储有表示低密度奇偶校验(LDPC)码的结构化奇偶校验矩阵的信息。信息被组织成表格形式，其中每个行表示数值1在奇偶校验矩阵的列组的第一列内的存在。各个行对应于奇偶校验矩阵的各个列组，其中根据预定操作导出每个分组内的后续列。该方法还包含根据所存储的表示奇偶校验矩阵的信息输出LDPC编码信号。
根据本发明实施例的另一个方面，公开了一种用于产生低密度奇偶校验(LDPC)码的编码器。编码器包含存储器，所述存储器存储有表示LDPC码的结构化奇偶校验矩阵的信息。信息被组织成表格形式，其中每个行表示数值1在奇偶校验矩阵的列组的第一列内的存在。各个行对应于奇偶校验矩阵的各个列组，其中根据预定操作导出每个分组内的后续列。编码器还包含用于检索所存储的表示奇偶校验矩阵的信息，以输出LDPC编码信号的装置。
根据本发明实施例的另一个方面，公开了一种利用所公开的低密度奇偶校验(LDPC)编码的发送器。发送器包含存储器，所述存储器存储有表示LDPC码的结构化奇偶校验矩阵的信息，信息被组织成表格形式，其中每个行表示数值1在奇偶校验矩阵的列组的第一列内的存在。各个行对应于奇偶校验矩阵的各个列组，其中根据预定操作导出每个分组内的后续列。发送器还包含LDPC编码器，所述LDPC编码器被构造成访问存储器中存储的信息以输出LDPC编码信号。
单纯通过图解包含本发明的最优实施方式的若干具体实施例和实现，根据下面的详细描述可以容易地理解本发明的其它方面，特性和优点。本发明还能够具有其它和不同的实施例，并且在不偏离本发明的宗旨和范围的前提下，可以在各个明显的方面修改其若干细节。因此，附图和说明在性质上是示例性的，而不是限制性的。
在附图中通过例子图解本发明，但这些例子不对本发明产生限制，图中用类似的附图标记表示类似的要件，其中图1的图例根据本发明的实施例示出了被构造成利用低密度奇偶校验(LDPC)码的通信系统；图2A和2B是图1的发送器中采用的示例性LDPC编码器的图例；图3是图1的系统中的示例性接收器的图例；图4的图例根据本发明的实施例示出了稀疏奇偶校验矩阵的图例；图5是图4中矩阵的LDPC码的双向图的图例；图6的图例根据本发明的实施例示出了稀疏奇偶校验矩阵的子矩阵，其中子矩阵包含限制到下三角区的奇偶校验值；图7的图表示出了利用非限制奇偶校验矩阵(H矩阵)的码和利用具有图6中子矩阵的限制H矩阵的码之间的性能对比；图8A和8B的图例分别示出了均可以在图1的系统中使用的非Gray 8-PSK调制方案和Gray 8-PSK调制方案；图9的图表示出了利用Gray标记和非Gray标记的码之间的性能对比；图10的流程图根据本发明的实施例示出了使用非Gray映射的LDPC解码器的操作；图11的流程图根据本发明的实施例示出了图3的使用Gray映射的LDPC解码器的操作；图12A-12C的图例根据本发明的实施例示出了解码处理中校验节点和比特节点之间的交互；图13A和13B的流程图根据本发明的各个实施例示出了分别使用正反向方案和并行方案计算校验节点和比特节点之间的传出消息的处理；图14A-14C的图表示出了根据本发明的各个实施例产生的LDPC码的模拟结果；图15A和15B的图例根据本发明的实施例分别示出了存储器的上边和下边，所述存储器被组织成支持结构化访问，以实现LDPC编码中的随机性；而图16的图例根据本发明的实施例示出了可以执行LDPC码的编码和解码处理的计算机系统。
具体实施例方式
现在描述用于对结构化低密度奇偶校验(LDPC)码进行高效解码的系统，方法和软件。在下面的说明中，出于说明的目的，提出许多特定的细节以便彻底地理解本发明。然而本领域技术人员明白，即使没有这些特定细节，或者通过等价的方案，仍然可以实施本发明。在其它实例中，以模块图形式示出了众所周知的结构和设备，以避免对本发明产生不必要的干扰。
图1的图例根据本发明的实施例示出了被构造成利用低密度奇偶校验(LDPC)码的通信系统。数字通信系统100包含发送器101，其在到达接收器105的通信信道103上产生信号波形。在这个离散通信系统100中，发送器101具有产生离散的可能信息集合的信息源；每个可能信息具有相应的信号波形。这些信号波形被通信信道103衰减或改变。为了对付有噪声的信道103，使用LDPC码。
发送器101产生的LDPC码允许得到高速实现，但不导致任何性能损失。这些从发送器101输出的结构化LDPC码避免为已经易受调制方案(例如8-PSK)所产生的信道差错的损害的比特节点分配少量校验节点。
这种LDPC码具有可并行解码算法(不同于turbo码)，其有利之处是涉及例如相加，比较和表查找的简单操作。此外，精心设计的LDPC码不会表现出差错平台的任何迹象。
根据本发明的一个实施例，发送器101使用相对简单的编码技术产生基于奇偶校验矩阵(利于在解码期间进行高效的存储器访问)的LDPC码，以便与接收器105通信。发送器101使用优于串联turbo+RS(里德-索罗蒙)码的LDPC码，假定分组长度足够地大。
图2A和2B是图1的发送器中采用的示例性LDPC编码器的图例。如图2A所示，发送器200配备有LDPC编码器203，LDPC编码器203接受来自信息源201的输入，并且输出具有更高冗余度、适于接收器105上的纠错处理的编码流。信息源201根据离散字符表X产生k个信号。
LDPC码被指定有奇偶校验矩阵。另一方面，对LDPC码进行编码通常需要指定生成矩阵。即使可以使用高斯消去法由奇偶校验矩阵获得生成矩阵，然而所得到的矩阵不再是稀疏的，并且存储较大的生成矩阵会更加复杂。
通过使奇偶校验矩阵结构化，编码器203使用仅利用奇偶校验矩阵的简单编码技术根据字符表Y产生提供给调制器205的信号。具体地，通过将某部分矩阵限制为三角矩阵，对奇偶校验矩阵产生限制。下面在图6中更加全面地描述这种奇偶校验矩阵的构造。这种限制导致微小的性能损失，因此构成有吸引力的折衷。
调制器205将来自编码器203的编码消息映射成发送给发送天线207的信号波形，发送天线207通过通信信道103发射这些波形。因此，编码消息被调制和发送到发送天线207。如下所述，从发送天线207发送的信号传播到接收器。
图2B根据本发明的一个实施例示出了用于博斯-乔赫里-霍克文黑姆码(BCH)编码器和循环冗余校验(CRC)编码器的LDPC编码器。在这种情况下，LDPC编码器203和CRC编码器209与BCH编码器211一起产生的代码具有串联的外BCH码和内低密度奇偶校验(LDPC)码。此外，使用循环冗余校验(CRC)码实现检错。在示例性实施例中，CRC编码器209使用具有生成多项式(x5+x4+x3+x2+1)(x2+x+1)(x+1)的8位CRC码进行编码。
LDPC编码器203系统地将具有长度kldpc的信息分组i=(i0,i1,...,ikldpc-1)]]>编码成具有长度nlpdc的码字c=(i0,i1,...,ikldpc-1,p0,p1,...,pnldpc-kldpc-1).]]>码字的发送按照指定顺序从i0开始，并且以pnldpc-kldpc-1结束。
在下面的表1中提供了LDPC码参数(nldpc，kldpc)。
表1LDPC编码器203的任务是确定具有kldpc个信息比特(i0，i1，...，ikldpc-1)的每个分组的nldpc-kldpc个奇偶校验比特(p0，p1，...，pnldpc-kldpc-1)。该过程如下所述。首先，初始化奇偶校验比特；p0=p1=p2=...=pnldpc-kldpc-1=0.]]>在表3至10的第一行中指定的奇偶校验比特地址上累加第一信息比特i0。例如，对于比率2/3(表3)，得到以下结果p0＝p0_i0p10491＝p10491_i0p16043＝p16043_i0p506＝p506_i0p12826＝p12826_i0p8065＝p8065_i0p8226＝p8226_i0p2767＝p2767_i0p240＝p240_i0p18673＝p18673_i0
p9279＝p9279_i0p10579＝p10579_i0P20928＝p20928_i0(所有相加均在GF(2)中)。
接着，对于下面的359个信息比特im，m＝1，2，...，359，在奇偶校验比特地址{x+m mod 360×q}mod(nldpc-kldpc)上累加这些比特，其中x表示对应于第一比特i0的奇偶校验比特累加器(parity bit accumulator)的地址，q是表2中指定的编码率相关常数。继续讨论此例子，对于比率2/3，q＝60。例如，对于信息比特i1，执行以下操作p60＝p60_i1p10551＝p10551_i1p16103＝p16103_i1p566＝p566_i1p12886＝p12886_i1p8125＝p8125_i1p8286＝p8286_i1p2827＝p2827_i1p300＝p300_i1p18733＝p18733_i1p9339＝p9339_i1p10639＝p10639_i1p20988＝p20988_i1对于第361个信息比特i360，在表3至10的第二行中指定了奇偶校验比特累加器的地址。以类似的方式，使用公式{x+m mod360×q}mod(nldpc-kldpc)获得后面359个信息比特im，m＝361，362，...，719的奇偶校验比特累加器的地址，其中x表示对应于信息比特i360的奇偶校验比特累加器的地址，即表3-10中第二行的表项。以类似的方式，对于具有360个新信息比特的每个组，表3至10中的新行被用来寻找奇偶校验比特累加器的地址。
在处理完所有的信息比特之后，获得如下所示的最终奇偶校验比特。首先，从i＝1开始执行以下操作pi＝pi_pi-1，i＝1，2，...，nldpc-kldpc-1。
pi，i＝0，1，...，nldpc-kldpc-1的最终内容等于奇偶校验比特pi。
表2
表3
表4
表5
表6
表7
表8
表9
表10对于BCH编码器211，在表11中列举了BCH码参数。
表11应当注意，在前面的表格中，nbch＝kldpc。
通过相乘下面表12的列表中的第一t多项式，得到t纠错BCH编码器211的生成多项式
表12按照以下方式将信息比特m=(mkbch-1,mkbch-2,...,m1,m0)]]>BCH编码成码字c=(mkbch-1,mkbch-2,...,m1,m0,dnbch-kbch-1,dnbch-kbch-2,...,d1,d0).]]>信息多项式m(x)=mkbch-1xkbch-1+mkbch-2xkbch-2+...+m1x+m0]]>乘以xnbch-kbch。接着，xnbch-kbchm(x)除以g(x)。以d(x)=dnbch-kbch-1xnbch-kbch-1+...+d1x+d0]]>为余数，码字多项式被设置如下c(x)=xnbch-kbchm(x)+d(x).]]>在示例性实施例中，以上LDPC码可以用于各种数字视频应用，例如MPEG(运动图象专家组)分组传输。
图3是图1的系统中的示例性接收器的图例。在接收端，接收器300包含解调器301，解调器301对从发送器200接收的信号执行解调。在接收天线303上接收这些信号以进行解调。在解调之后，接收信号被传送到解码器305，解码器305通过结合比特度量产生器307来产生信息X′，从而重构初始源信息。通过非Gray映射，比特度量产生器307在解码处理期间与解码器305来回(迭代)交换概率信息，如图10所示。可选地，如果使用Gray映射(根据本发明的一个实施例)，比特度量产生器执行一遍就足够了，其中每次LDPC解码器迭代之后进一步的比特度量产生的尝试可能产生有限的性能改进；这里参照图11更加全面地描述了这个方案。为理解本发明的优点，如图4所示，查看如何产生LDPC码是有用的。
图4的图例根据本发明的实施例示出了稀疏奇偶校验矩阵的图例。LDPC码是具有稀疏奇偶校验矩阵H(n-k)xn的长线性分组码。通常，分组长度n的范围为数千到数万比特。例如，图4示出了具有长度n＝8和比率1/2的LDPC码的奇偶校验矩阵。图5的双向图可以等价表示相同的码。
图5是图4中矩阵的LDPC码的双向图的图例。奇偶校验公式意味着，对于每个校验节点，所有相邻比特节点的累加和(在GF(伽罗瓦域)(2)上)等于零。如附图所示，比特节点占据图表的左边，并且根据预定关系与一或多个校验节点相关。例如，对应于校验节点m1，相对于比特节点存在以下表达式n1+n4+n5+n8＝0。
回到接收器303，LDPC解码器305被认为是信息通过解码器，其中解码器305的目标是寻找比特节点的数值。为完成这个任务，比特节点和校验节点迭代地彼此通信。这个通信的性质如下所述。
从校验节点到比特节点，每个校验节点为一个相邻比特节点提供有关该比特节点的数值的估测(″评价″)，该估测基于来自其它相邻比特节点的信息。例如，在前面的例子中，如果n4，n5和n8的累加和对于m1而言″看上去象″0，则m1向n1指示n1的数值相信为0(由于n1+n4+n5+n8＝0)；否则m1向n1指示n1的数值相信为1。另外，对于软判决解码，增加可靠性测量。
从比特节点到校验节点，每个比特节点向相邻校验节点传递有关其自身数值的估测，该估测基于来自它的其它相邻校验节点的反馈。在前面的例子中，n1只具有两个相邻校验节点m1和m3。如果从m3向n1的反馈表明n1的数值可能为0，则n1会通知m1n1自身数值的估测为0。对于比特节点具有超过两个的相邻校验节点的情况，比特节点在向与其通信的校验节点报告判决之前，对来自它的其它相邻校验节点的反馈执行多数表决(软判决)。以上处理被重复，直到所有比特节点被认为是正确的(即满足所有奇偶校验公式)，或者直到到达迭代的预定最大数量，从而声明解码失败。
图6的图例根据本发明的实施例示出了稀疏奇偶校验矩阵的子矩阵，其中子矩阵包含限制到下三角区的奇偶校验值。如前所述的，通过限制奇偶校验矩阵的下三角区的数值，编码器203(图2A和2B)可以使用简单编码技术。根据本发明的实施例，施加于奇偶校验矩阵的限制具有以下形式H(n-k)xn＝[A(n-k)xkB(n-k)x(n-k)]，其中B是下三角。
使用HcT＝0将任何信息分组i＝(i0，i1...，ik-1)编码成码字c＝(i0，i1，...，ik-1，p0，p1，...，pn-k-1)，并且递归地对奇偶校验比特求解；例如，a00i0+a01i1+...+a0，k-1ik-1+p0＝0＝＞ 求解p0，a10i0+a11i1+...+a1，k-1ik-1+b10p0+p1＝0＝＞ 求解p1并且类似地对p2，p3，...，pn-k-1求解。
图7的图表示出了利用非限制奇偶校验矩阵(H矩阵)的码和利用具有图6的限制H矩阵的码之间的性能对比。该图表示出了两种LDPC码之间的性能比较具有通用奇偶校验矩阵的LDPC码，和奇偶校验矩阵被限制为下三角以简化编码的LDPC码。对于这个模拟，调制方案为8-PSK。性能损失在0.1dB以内。因此，由于下三角H矩阵的限制，性能损失是微小的，而在编码技术的简化方面的效果是显著的。因此，等价于下三角或行和/或列置换后的上三角的任何奇偶校验矩阵，可以用于相同的目的。
图8A和8B的图例分别示出了均可以在图1的系统中使用的非Gray 8-PSK调制方案和Gray 8-PSK调制方案。可以在图3的接收器中使用图8A的非Gray 8-PSK方案，以提供需要极低帧消除率(FER)的系统。通过结合例如博斯-乔赫里-霍克文黑姆码(BCH)，汉明码或里德-索罗蒙(RS)码的外码而使用图8B所示的Gray 8-PSK方案，也可以满足这个要求。
在这个可以使用8-PSK调制的方案下，不必在LDPC解码器305(图3)和比特度量产生器307之间进行迭代。在没有外码的情况下，如下面图9所示，使用Gray标记的LDPC解码器305表现出较早的差错平台(error floor)。
图9的图表示出了利用图8A和8B的Gray标记和非Gray标记的码之间的性能对比。差错平台源于这样的事实假定来自LDPC解码器305的反馈正确，则对于非Gray标记而言，8-PSK比特度量的再生更加精确，因为具有已知2比特的两个8-PSK符号与非Gray标记进一步分离。这可以等价地视为以更高的信噪比(SNR)工作。因此，即使使用Gray或非Gray标记的相同LDPC码的差错渐近线具有相同的斜率(即彼此平行)，具有非Gray标记的LDPC码的差错渐近线会在任何SNR上穿过较低的FER。
另一方面，对于不需要极低FER的系统，在LDPC解码器305和8-PSK比特度量产生器307之间没有任何迭代的Gray标记可能更加适用，由于在每次LDPC解码器迭代之前再生8-PSK比特度量会导致额外的复杂度。此外，当使用Gray标记时，在每次LDPC解码器迭代之前再生8-PSK比特度量只产生非常轻微的性能改进。如上所述，没有迭代的Gray标记可以被用于需要极低FER的系统，假定实现外码。
Gray标记和非Gray标记之间的选择还取决于LDPC码的特征。通常，比特或校验节点度数(degree)越高，则越适用于Gray标记，由于对于更高的节点度数，就非Gray标记而言，从LDPC解码器305到8-PSK(或类似的更高阶调制)比特度量产生器307的初始反馈退化得更加厉害。
当8-PSK(或类似的更高阶)调制被用于二进制解码器时，发现没有″等噪声″地接收符号的3个(或更多)比特。例如，对于Gray 8-PSK标记，认为符号的第3个比特给解码器带来的噪声多于其它2比特。因此，LDPC码设计没有为8-PSK符号的″含更多噪声″的第3比特所表示的那些比特节点分配少量的边(edge)，使得那些比特没有被双倍惩罚。
图10的流程图根据本发明的实施例示出了使用非Gray映射的LDPC解码器的操作。在这个方案中，LDPC解码器和比特度量产生器逐个进行迭代。在这个例子中，使用8-PSK调制；然而相同原理也适用于其它更高级的调制方案。在这种情况下，假定解调器301输出距离向量d，向比特度量产生器307指示接收的有噪声符号点和8-PSK符号点之间的距离，因而向量分量如下所示di=-EsNo{(rx-si,x)2+(ry-si,y)2}---i=0,1,...,7.]]>8-PSK比特度量产生器307与LDPC解码器305通信以交换先验概率信息和后验概率信息，其中先验概率信息和后验概率信息分别被表示成u和a。也就是说，向量u和a分别表示编码比特的对数似然比的先验和后验概率。
8-PSK比特度量产生器307按如下方式产生每组3个比特的先验似然比。首先，获得有关编码比特的非本征信息ej＝aj-ujj＝0，1，2。
接着确定8-PSK符号概率pi，i＝0，1，...，7。
*yj＝-f(0，ej) j＝0，1，2其中f(a，b)＝max(a，b)+LUTf(a，b)，LUTf(a，b)＝ln(1+e-|a-b|)*xj＝yj+ejj＝0，1，2*p0＝x0+x1+x2p4＝y0+x1+x2p1＝x0+x1+y2p5＝y0+x1+y2p2＝x0+y1+x2p6＝y0+y1+x2p3＝x0+y1+y2p7＝y0+y1+y2接着，比特度量产生器307按照如下方式确定编码比特的先验对数似然比以作为LDPC解码器305的输入u0＝f(d0+p0，d1+p1，d2+p2，d3+p3)-f(d4+p4，d5+p5，d6+p6，d7+p7)-e0u1＝f(d0+p0，d1+p1，d4+p4，d5+p5)-f(d2+p2，d3+p3，d6+p6，d7+p7)-e1u2＝f(d0+p0，d2+p2，d4+p4，d6+p6)-f(d1+p1，d3+p3，d5+p5，d7+p7)-e2应当注意，具有超过两个的变量的函数j(.)可以被递归评估；例如f(a，b，c)＝f(f(a，b)，c)。
现在描述使用非Gray映射的LDPC解码器305的操作。在步骤1001，LDPC解码器305根据以下公式(和图12A所示的)在第一次迭代之前初始化编码比特的对数似然比vvn→ki=un,]]>n＝0，1，...，N-1，i＝1，2，...，deg(比特节点n)这里，vn→ki表示从比特节点n到其相邻校验节点ki的信息，un表示比特n的解调器输出，N是码字长度。
在步骤1003，更新校验节点k，其中输入v产生输出w。如图12B所示，从其dc个相邻比特节点到校验节点k的传入信息被表示成vn1→k，vn2→k，...，vndc→k。目标是计算从校验节点k回到dc个相邻比特节点的传出信息。这些信息被表示成wk→n1，wk→n2，...，wk→ndc，其中wk→ni=g(vn1→k,vn2→k,...,vni-1→k,vni+1→k,...,vndc→k)]]>函数g()被定义如下
g(a，b)＝sign(a)×sign(b)×{min(|a|，|b|)}+LUTg(a，b)，其中LUTg(a，b)＝ln(1+e-|a+b|)-ln(1+e-|a-b|)。类似于函数f，具有超过两个的变量的函数g可以递归评估。
接着，解码器305在步骤1205输出后验概率信息(图12C)，使得an=un+Σjwkj→n.]]>在步骤1007，确定是否满足所有的奇偶校验公式。如果不满足这些奇偶校验公式，则象在步骤1009中那样，解码器305重新导出8-PSK比特度量和信道输入un。接着象在步骤1011中那样，更新比特节点。
如图14C所示，从其dv个相邻校验节点到比特节点n的传入信息被表示成wk1→n，wk2→n，...，wkdv→n。计算从比特节点n回到dv个相邻校验节点的传出信息；这种信息被表示成vn→k1，vn→k2，...，vn→kdv，并且计算如下vn→ki=un+Σj≠iwkj→n]]>在步骤1013，解码器305输出硬判决(在满足所有奇偶校验公式的情况下) 如果Hc^T=0,]]>则停止当使用非Gray标记时，以上方案是合适的。然而当实现Gray标记时，执行图11的处理。
图11的流程图根据本发明的实施例示出了图3的使用Gray映射的LDPC解码器的操作。当使用Gray标记时，只在LDPC解码器之前一次性产生比特度量会更加有利，因为在每次LDPC解码器迭代之后再生比特度量只产生微小的性能改进。象图10的步骤1001和1003那样，执行编码比特v的对数似然比的初始化，并且在步骤1101和1103更新校验节点。接着象在步骤1105中那样，更新比特节点n。此后，解码器输出后验概率信息(步骤1107)。在步骤1109，确定是否满足所有的奇偶校验公式；如果全部满足，解码器输出硬判决(步骤1111)。否则重复步骤1103-1107。
图13A的流程图根据本发明的各个实施例示出了使用正反向方案计算校验节点和比特节点之间的传出消息的处理。对于具有dc个相邻边的校验节点，执行dc(dc-1)和许多g(.，.)函数的计算。然而，正反向方案将计算复杂度缩减到3(dc-2)，其中存储dc-1个变量。
参照图12B，从dc个相邻比特节点到校验节点k的传入信息被表示成vn1→k，vn2→k，...，vndc→k。期望计算从校验节点k回到dc个相邻比特节点的传出信息；这些传出信息被表示成wk→n1，wk→n2，...，wk→ndc。
在计算这些传出信息的正反向方案中，正向变量f1，f2，...，fdc被定义如下f1＝v1→kf2＝g(f1，v2→k)f3＝g(f2，v3→k). . .
. . .
fdc＝g(fdc-1，vdc→k)在步骤1301，计算这些正向变量，并且在步骤1303存储这些正向变量。
类似地，反向变量b1，b2，...，bdc被定义如下bdc＝vdc→kbdc-1＝g(bdc，vdc-1→k)
b1＝g(b2，v1→k)在步骤1305，计算这些反向变量。此后象在步骤1307中那样，根据存储的正向变量和计算的反向变量计算传出信息。传出信息被计算如下wk→1＝b2wk→i＝g(fi-1，bi+1)i＝2，3，...，dc-1wk→dc＝fdc-1在这个方案中，只需要存储正向变量f2，f3，...，fdc。当计算反向变量bi时，同时计算传出信息wk→i，从而不必存储反向变量。
如下面讨论的，通过并行方案可以进一步增强计算负载。
图13B的流程图根据本发明的各个实施例示出了使用并行方案计算校验节点和比特节点之间的传出消息的处理。对于具有来自dc个相邻比特节点的输入vn1→k，vn2→k，...，vndc→k的校验节点k，象在步骤1311中那样计算以下参数γk=g(vn1→k,vn2→k,...,vndc→k)]]>应当注意，g(.，.)函数也可以被表示成以下形式g(a,b)=ln1+ea+bea+eb]]>[821通过使用g(.，.)函数的回归性质，得到以下表达式γk=ln1+eg(vn1→k,...,vni-1→k,vni+1→k,...,vndc→k)+vni→keg(vn1→k,...,vni-1→k,vni+1→k,...,vndc→k)+evni→k=ln1+ewk→ni+vni→kewk→ni+evni→k]]>因此，可以按照下面的方式对wk→ni求解wk→ni=lnevni→k+γk-1evni→k-γk-1-γk]]>使用表示函数ln|ex-1|的查找表LUTx可以获得以上公式的ln(.)项(步骤1313)。不同于其它查找表LUTf或LUTg，表LUTx需要的表项的数量最好与量化等级的数量一样多。一旦获得γk，可以在步骤1315使用以上公式并行地针对所有ni计算wk→ni。
γk的计算延迟为log2(dc)会更加有利。
图14A-14C的图表示出了根据本发明的各个实施例产生的LDPC码的模拟结果。尤其是，图14A-14C示出了具有更高阶调制和编码率3/4(QPSK，1.485比特/符号)，2/3(8-PSK，1.980比特/符号)和5/6(8-PSK，2.474比特/符号)的LDPC码的性能。
存在两个通用方案以实现校验节点和比特节点之间的互连(1)完全并行方案和(2)部分并行方案。在完全并行体系结构中，物理实现所有节点及其互连。这个体系结构的优点是速度。
然而在实现所有节点及其连接时，完全并行体系结构会导致更大的复杂度。因此，对于完全并行体系结构，需要使用更小的分组长度以降低复杂度。在这种情况下，对于相同的时钟频率，会导致成比例的吞吐率降低，和FER-Es/No性能的某种退化。
实现LDPC码的第二个方案是只物理实现全部节点的一个子集，并且只使用这些有限数量的″物理″节点来处理码的所有″功能″节点。尽管可以使LDPC解码器的操作非常简单，并且能够并行执行，然而进一步的设计问题是如何在″随机″分布的比特节点和校验节点之间建立通信。根据本发明的一个实施例，解码器305(图3)通过以结构化方式访问存储器来解决这个问题，从而实现表面上随机的码。参照图15A和15B说明这个方案。
图15A和15B的图例根据本发明的实施例分别示出了存储器的上边和下边，所述存储器被组织成支持结构化访问，以实现LDPC编码中的随机性。通过聚焦于奇偶校验矩阵的生成，可以实现结构化访问而无需破坏真正随机码的性能。通常，可以通过校验节点与比特节点的连接规定奇偶校验矩阵。例如，比特节点可以被分成具有固定尺寸的组，出于图解的目的，该尺寸为392。另外，假定连接到度数3的第一比特节点的校验节点被编号为例如a，b和c，则连接到第二比特节点的校验节点被编号为a+p，b+p和c+p，连接到第三比特节点的校验节点被编号为a+2p，b+2p和c+2p等等；其中p＝(校验节点的编号)/392。对于具有392个比特节点的下一个组，连接到第一比特节点的校验节点不同于a，b，c，使得通过适用选择p，所有校验节点具有相同的度数。在自由常数(free constants)上执行随机搜索，使得所得到的LDPC码没有cycle-4和cycle-6。由于本发明的奇偶校验矩阵的结构特征，可以存储边信息，以允许在解码期间并行访问一组相关边值。
换言之，本发明的方案利于在校验节点和比特节点处理期间进行存储器访问。双向图中边的数值可以被存储在例如随机访问存储器(RAM)的存储介质中。应当注意，对于校验节点和比特节点处理期间的真正随机LDPC码，需要以随机方式逐个访问边的数值。然而这种常规访问方案对于高数据速率应用而言速度过慢。以这样的方式组织图15A和15B的RAM，其中可以在一个时钟周期内获取较大的相关边的组；因此，根据预定方案或结构，这些数值在存储器中被放置在″一起″。可以发现，实际上，即使具有真正随机码，对于一组校验节点(和分别地，比特节点)而言，相关边可以在RAM中放置在彼此之后，但是与一组比特节点(分别地，校验节点)相邻的相关边会随机散布在RAM中。因此，本发明所说的″一起″源于奇偶校验矩阵本身的设计。也就是说，校验矩阵设计保证一组比特节点和校验节点的相关边在RAM中同时放置在一起。
如图15A和15B所示，每个框包含边的数值，为多个比特(例如6个)。根据本发明的一个实施例，边RAM被分成两个部分上边RAM1501(图15A)和下边RAM 1503(图15B)。下边RAM 1503包含例如度数2的比特节点和校验节点之间的边。上边RAM 1503包含例如度数大于2的比特节点和校验节点之间的边。因此，对于每个校验节点，2个相邻边被存储在下边RAM 1503中，其余边被存储在上边RAM 1501中。例如，表14指定了各个编码率下上边RAM 1501和下边RAM 1503的尺寸
表14根据表14，具有尺寸576×392的边RAM足以存储所有编码率1/2，2/3，3/4和5/6的边度量。
如上所述，在这个示例性情况下，一次选择一组392个比特节点和392个校验节点进行处理。对于392个校验节点的处理，从上边RAM1501访问q＝dc-2个连续行，并且从下边RAM 1503访问2个连续行。dc的数值取决于具体的码，例如针对上述的码，对于比率1/2，dc＝7；对于比率2/3，dc＝10；对于比率3/4，dc＝16；对于比率5/6，dc＝22。当然，可以针对其它的码采用其它的dc数值。在这种情况下，q+2为每个校验节点的度数。
对于比特节点处理，如果392个比特节点的组具有度数2，其边位于下边RAM 1503的2个连续行中。如果比特节点具有度数d＞2，其边位于上边RAM 1501的d个行中。这d个行的地址可以被存储在例如只读存储器(ROM)的非易失存储器中。这些行中的一个内的边对应于392个比特节点的第一边，另一个行内的边对应于392个比特节点的第二边，等等。此外，对于每个行，属于392个节点的组中的第一比特节点的边的列索引也可以被存储在ROM中。对应于第二，第三比特节点等等的边以″回绕″方式跟随在开始列索引之后。例如，如果行中第j个边属于第一比特节点，则第(j+1)个边属于第二比特节点，第(j+2)个边属于第三比特节点，...，而第(j-1)个边属于第392个比特节点。
通过图15A和15B示出的组织，在LDPC编码期间大大增强了存储器访问的速度。
图16图解了一种计算机系统，通过该计算机系统可以实现基于本发明的实施例。计算机系统1600包含总线1601或用于传送信息的其它通信机构，和连接到总线1601以处理信息的处理器1603。计算机系统1600也包含例如随机访问存储器(RAM)的主存储器1605或其它动态存储设备，其连接到总线1601以存储信息和将由处理器1603执行指令。主存储器1605也可以被用来在处理器1603执行的指令的执行期间存储临时变量或其它中间信息。计算机系统1600还包含只读存储器(ROM)1607或其它静态存储设备，其连接到总线1601以存储处理器1603的静态信息和指令。例如磁盘或光盘的存储设备1609还被连接到总线1601以存储信息和指令。
计算机系统1600可以通过总线1601连接到显示器1611，例如阴极射线管(CRT)，液晶显示器，有效矩阵显示器或等离子体显示器以向计算机用户显示信息。输入设备1613，例如包含字符和其它按键的键盘被连接到总线1601，以向处理器1603传送信息和命令选择。另一种用户输入设备是光标控制器1615，例如鼠标，轨迹球或光标方向键，用于向处理器1603传送方向信息和命令选择，并且用于控制光标在显示器1611上的移动。
根据本发明的一个实施例，计算机系统1600响应处理器1603执行主存储器1605中包含的指令序列而提供LDPC码的生成。可以从例如存储设备1609的另一个计算机可读介质将这种指令读取到主存储器1605中。主存储器1605中包含的指令序列的执行导致处理器1603执行这里描述的处理步骤。多处理结构中的一或多个处理器也可以被用来执行主存储器1605中包含的指令。在可选实施例中，可以使用硬连线电路取代软件指令或与之结合，以实现本发明的实施例。于是，本发明的实施例不局限于硬件电路和软件的任何特定组合。
计算机系统1600还包含连接到总线1601的通信接口1617。通信接口1617提供连接到网络链路1619的双向数据通信，所述网络链路1619连接到局域网1621。例如，通信接口1617可以是数字用户线路(DSL)卡或调制解调器，综合业务数字网络(ISDN)卡，电缆调制解调器或电话调制解调器，用于提供针对相应类型的电话线的数据通信连接。作为另一个例子，通信接口1617可以是局域网(LAN)卡(例如EthemetTM或异步传送模式(ATM)网络的局域网(LAN)卡)，用于提供针对兼容LAN的数据通信连接。也可以实现无线链路。在任何这种实现中，通信接口1617发送和接收电气，电磁或光学信号，这些信号传递表示各种信息的数字数据流。此外，通信接口1617可以包含外设接口设备，例如通用串行总线(USB)接口，PCMCIA(个人计算机存储器卡国际协会)接口等等。
网络链路1619通常通过一或多个网络提供到其它数据设备的数据通信。例如，网络链路1619可以提供通过局域网1621到主计算机1623的连接，主计算机1623具有到网络1625(例如广域网(WAN)或全球分组数据通信网络，现在通常被称作″因特网″)或到服务提供商操作的数据设备的连接。局域网1621和网络1625使用电气，电磁或光学信号传送信息和指令。通过各个网络传送的信号，和通过通信接口1617在网络链路1619上传送的信号是传递信息和指令的载波的示例性形式，其中通信接口1617与计算机系统1600之间传送数字数据。
计算机系统1600可以通过网络，网络链路1619和通信接口1617发送信息和接收包含程序代码的数据。在因特网例子中，服务器(未示出)可以通过网络1625，局域网1621和通信接口1617发送所请求的代码，所述的代码属于用来实现本发明的实施例的应用程序。处理器1603可以执行发送的代码(同时被接收)，并且/或者在存储设备169或其它非易失存储器中存储此代码，以便以后执行。通过这种方式，计算机系统1600可以获得载波形式的应用代码。
这里使用的术语″计算机可读介质″是指参与向处理器1603提供指令以便执行的任何介质。这种介质可以采用许多形式，包含但不局限于非易失介质，易失介质和传输介质。非易失介质包含例如光盘或磁盘，例如存储设备1609。易失介质包含动态存储器，例如主存储器1605。传输介质包含同轴电缆，铜线和光纤，包含有包括总线1601的导线。传输介质也可以具有声波，光波或电磁波，例如在射频(RF)和红外(IR)数据通信期间产生的波的形式。计算机可读介质的常见形式包含例如软盘，柔性盘(flexible disk)，硬盘，磁带，任何其他磁介质，CD-ROM，CDRW，DVD，任何其他光学介质，打孔卡，纸带，光学标记卡片，任何其他具有孔图案或其它光学可识别标记的物理介质，RAM，PROM和EPROM，快擦写EPROM，任何其他存储器芯片或盒，载波，或任何其他计算机可以读取的介质。
各种形式的计算机可读介质可以用来向处理器提供指令以便执行。例如，最初可以在远程计算机的磁盘上携带用于执行至少部分本发明的指令。在这种情况下，远程计算机将指令加载到主存储器中，使用调制解调器并通过电话线发送指令。本地计算机系统的调制解调器接收电话线上的数据，使用红外发送器将数据转换成红外信号，并且将红外信号发送到便携计算设备，例如个人数字助理(PDA)和膝上型电脑。便携计算设备上的红外探测器接收红外信号传递的信息和指令，并且将数据放在总线上。总线将数据传送到主存储器，而处理器从主存储器检索和执行指令。可选地，在被处理器执行之前或之后，主存储器接收的指令可以被存储在存储设备上。
因此，本发明的各个实施例提供了用于对结构化低密度奇偶校验(LDPC)码进行编码的方案。通过将奇偶校验矩阵的部分限制为下三角，并且/或者满足其它要求以简化解码器的比特节点和校验节点之间的通信，提供LDPC码的结构。访问存储表示结构化奇偶校验矩阵的信息的存储器。信息被组织成表格形式，其中每个行表示数值1在奇偶校验矩阵的列组的第一列内的存在。各个行对应于奇偶校验矩阵的各个列组，其中根据预定操作(例如循环移位，相加等等)导出每个组内的后续列。LDPC编码信号基于所存储的表示奇偶校验矩阵的信息。根据本发明的一个实施例，利用博斯-乔赫里-霍克文黑姆码(BCH)编码器，发送器使用BCH码对输入信号进行编码，其中对应于输入信号的输出LDPC编码信号表示具有外BCH码和内LDPC码的码。此外，提供循环冗余校验(CRC)编码器以便根据CRC码对输入信号进行编码。以上方案有利的是，以上方案降低了复杂度，但没有牺牲性能。
虽然已经结合若干实施例和实现描述了本发明，然而本发明不限于，但是覆盖了在所附权利要求书的范围内的各种明显的修改和等价方案。
权利要求
1.一种编码方法，包括访问存储有表示低密度奇偶校验(LDPC)码的结构化奇偶校验矩阵的信息的存储器(1605，1607)，所述信息被组织成表格形式，其中每个行表示数值1在奇偶校验矩阵的列组的第一列中的存在，各个行对应于奇偶校验矩阵的各个列组，其中根据预定操作导出每个组内的后续列；和根据所存储的表示奇偶校验矩阵的信息输出LDPC编码信号。
2.如权利要求1所述的方法，其中所述预定操作指定以下步骤中的一个在每个组的第一列上执行循环移位；和将常数加到每个组的第一列上，所述常数取决于LDPC码的编码率。
3.如权利要求1所述的方法，其中顺序确定奇偶校验比特，所述方法还包括如果奇偶校验矩阵的第i个行中的第j个项为1，通过相加第(i-1)个奇偶校验比特和第j个信息比特，确定第i个奇偶校验比特。
4.如权利要求1所述的方法，还包括将奇偶校验比特累加器初始化为零；如果奇偶校验矩阵的第(jM)个列中的第i个项为1，则在第i个奇偶校验比特累加器中累加具有M个信息比特的第j个组中的第一信息比特，其中j＝0，1，2，3，...，kldpc/M-1；根据{x+m mod M×q}mod(nldpc-kldpc)在奇偶校验比特累加器中累加第j个组的其余(M-1)个信息比特m＝jM+1，jM+2，jM+3，...，(j+1)M-1，其中x表示对应于组中第一比特jM的奇偶校验比特累加器的地址，q是编码率相关常数；和在处理完所有信息比特之后，根据pi＝pi_Pi-1，i＝1，2，...，nldpc-kldpc-1从i＝1开始执行操作，其中pi，i＝0，1，..，nldpc-kldpc-1的最终内容等于奇偶校验比特pi。
5.如权利要求4所述的方法，其中M＝360。
6.如权利要求4所述的方法，其中对于编码率2/3，5/6，1/2，3/4，4/5，3/5，8/9和9/10，码相关常数q是分别是60，30，90，45，36，72，20和18。
7.如权利要求1所述的方法，还包括根据信号群集调制LDPC编码信号，所述信号群集包含8-PSK(相移键控)，16-QAM(正交振幅调制)，QPSK(正交相移键控)，16-APSK(幅度相移键控)和32-APSK中的一个。
8.如权利要求1所述的方法，还包括根据博斯-乔赫里-霍克文黑姆(BCH)码对输入信号进行编码，其中对应于输入信号的输出LDPC编码信号表示具有外BCH码和内LDPC码的码。
9.如权利要求8所述的方法，其中冗余BCH比特的数量为nBCH-kBCH＝16*t，其中t表示BCH码的纠错能力。
10.如权利要求8所述的方法，其中当结合比率1/2，3/4，4/5和3/5的LDPC码使用时，BCH码的纠错能力为12比特，当结合比率2/3和5/6的LDPC码使用时，能力纠错为10比特，当结合比率8/9和9/10的LDPC码使用时，纠错能力为8比特。
11.如权利要求1所述的方法，其中根据表1-8中的一个，在第j个行上指定奇偶校验矩阵的列索引j*360(j=0,1,2,3,...,kldpc360-1)]]>中1的行索引
表1
表2
表3
表4
表5
表6
表7
表8
12.如权利要求11所述的方法，其中通过{x+m mod 360 × q}mod(nldpc-kldpc)指定奇偶校验矩阵的其它列索引m(m mod 360≠0并且m＜kldpc)中1的行索引，其中对于比率2/3 LDPC码，q＝60；对于比率5/6LDPC码，q＝30；对于比率1/2 LDPC码，q＝90；对于比率3/4 LDPC码，q＝45；对于比率4/5 LDPC码，q＝36；对于比率3/5 LDPC码，q＝72；对于比率8/9 LDPC码，q＝20；对于比率9/10 LDPC码，q＝18，其中x表示表1-7的第j个行上的项，j＝int{m/360}，int{.}表示整数函数，通过j和j+1指定奇偶校验矩阵的列索引m＝kIdpc+j(j＝0，1，2，...，nldpc-kldpc-2)中1的行索引，通过nldpc-kldpc-1指定奇偶校验矩阵的列索引nldpc-1中1的行索引。
13.一种携带用于编码的指令的计算机可读介质，所述指令被配置成当执行时使得一或多个处理器执行如权利要求1所述的方法。
14.一种用于产生低密度奇偶校验(LDPC)码的编码器，包括存储有表示LDPC码的结构化奇偶校验矩阵的信息的存储器(1605，1607)，所述信息被组织成表格形式，其中每个行表示数值1在奇偶校验矩阵的列组的第一列中的存在，各个行对应于奇偶校验矩阵的各个列组，其中根据预定操作导出每个组内的后续列；和用于取出所存储的用于表示奇偶校验矩阵的信息，以输出LDPC编码信号的装置。
15.如权利要求14所述的编码器，其中所述预定操作指定以下操作中的一个在每个组的第一列上的循环移位，和将常数加到每个组的第一列上，所述常数取决于LDPC码的编码率。
16.如权利要求14所述的编码器，其中如果奇偶校验矩阵的第i个行中的第j个项为1，通过相加第(i-1)个奇偶校验比特和第j个信息比特，确定第i个奇偶校验比特。
17.如权利要求14所述的编码器，其中将奇偶校验比特累加器初始化为零，如果奇偶校验矩阵的第(jM)个列中的第i个项为1，则在第i个奇偶校验比特累加器中累加具有M个信息比特的第j个组中的第一信息比特，其中j＝0，1，2，3，...，kldpc/M-1，根据{x+m mod M×q}mod(nldpc-kldpc)在奇偶校验比特累加器中累加第j个组的其余(M-1)个信息比特m＝jM+1，jM+2，jM+3，...，(j+1)M-1，其中x表示对应于组中第一比特jM的奇偶校验比特累加器的地址，q是编码率相关常数，在处理完所有信息比特之后，根据pi＝pi_pi-1，i＝1，2，...，nldpc-kldpc-1从i＝1开始执行操作，其中pi，i＝0，1，...，nldpc-kldpc-1的最终内容等于奇偶校验比特pi。
18.如权利要求17所述的编码器，其中M＝360。
19.如权利要求14所述的编码器，其中对于编码率2/3，5/6，1/2，3/4，4/5，3/5，8/9和9/10，码相关常数q是分别是60，30，90，45，36，72，20和18。
20.如权利要求11所述的编码器，其中根据信号群集调制LDPC编码信号，所述信号群集包含8-PSK(相移键控)，16-QAM(正交振幅调制)，QPSK(正交相移键控)，16-APSK(幅度相移键控)和32-APSK中的一个。
21.如权利要求14所述的编码器，还包括博斯-乔赫里-霍克文黑姆(BCH)编码器，其被构造成使用BCH码对输入信号进行编码，其中对应于输入信号的输出LDPC编码信号表示具有外BCH码和内LDPC码的码。
22.如权利要求21所述的编码器，其中冗余BCH比特的数量为nBCH-kBCH＝16*t，其中t表示BCH码的纠错能力。
23.如权利要求21所述的编码器，其中当结合比率1/2，3/4，4/5和3/5的LDPC码使用时，BCH码的纠错能力为12比特，当结合比率2/3和5/6的LDPC码使用时，能力纠错为10比特，当结合比率8/9和9/10的LDPC码使用时，纠错能力为8比特。
24.一种使用低密度奇偶校验(LDPC)编码的发送器，包括存储有表示LDPC码的结构化奇偶校验矩阵的信息的存储器(1605，1607)，所述信息被组织成表格形式，其中每个行表示数值1在奇偶校验矩阵的列组的第一列中的存在，各个行对应于奇偶校验矩阵的各个列组，其中根据预定操作导出每个组内的后续列；和LDPC编码器(203)，被构造成从存储器(1605，1607)中访问所存储的信息，以输出LDPC编码信号。
25.如权利要求24所述的发送器，其中所述预定操作指定以下操作中的一个在每个组的第一列上的循环移位，和将常数加到每个组的第一列上，所述常数取决于LDPC码的编码率。
26.如权利要求24所述的发送器，其中如果奇偶校验矩阵的第i个行中的第j个项为1，通过相加第(i-1)个奇偶校验比特和第j个信息比特，确定第i个奇偶校验比特。
27.如权利要求24所述的发送器，其中将奇偶校验比特累加器初始化为零，如果奇偶校验矩阵的第(jM)个列中的第i个项为1，则在第i个奇偶校验比特累加器中累加具有M个信息比特的第j个组中的第一信息比特，其中j＝0，1，2，3，...，kldpc/M-1，根据{x+m mod M×q}mod(nldpc-kldpc)在奇偶校验比特累加器中累加第j个组的其余(M-1)个信息比特m＝jM+1，jM+2，jM+3，...，(j+1)M-1，其中x表示对应于组中第一比特jM的奇偶校验比特累加器的地址，q是编码率相关常数，在处理完所有信息比特之后，根据pi＝pi_pi-1，i＝1，2，...，nldpc-kldpc-1从i＝1开始执行操作，其中pi，i＝0，1，..，nldpc-Kldpc-1的最终内容等于奇偶校验比特pi。
28.如权利要求27所述的发送器，其中M＝360。
29.如权利要求24所述的发送器，其中对于编码率2/3，5/6，1/2，3/4，4/5，3/5，8/9和9/10，码相关常数q是分别是60，30，90，45，36，72，20和18。
30.如权利要求24所述的发送器，其中根据信号群集调制LDPC编码信号，所述信号群集包含8-PSK(相移键控)，16-QAM(正交振幅调制)，QPSK(正交相移键控)，16-APSK(幅度相移键控)和32-APSK中的一个。
31.如权利要求24所述的发送器，还包括博斯-乔赫里-霍克文黑姆(BCH)发送器，其被构造成使用BCH码对输入信号进行编码，其中对应于输入信号的输出LDPC编码信号表示具有外BCH码和内LDPC码的码。
32.如权利要求31所述的发送器，其中冗余BCH比特的数量为nBCH-kBCH＝16*t，其中t表示BCH码的纠错能力。
33.如权利要求31所述的发送器，其中当结合比率1/2，3/4，4/5和3/5的LDPC码使用时，BCH码的纠错能力为12比特，当结合比率2/3和5/6的LDPC码使用时，能力纠错为10比特，当结合比率8/9和9/10的LDPC码使用时，纠错能力为8比特。
全文摘要
为对结构化低密度奇偶校验(LDPC)码进行编码的方法提供了方案。在编码处理期间访问存储表示低密度奇偶校验(LDPC)码的结构化奇偶校验矩阵的信息的存储器(1605，1607)。信息被组织成表格形成，其中每个行表示数值1在奇偶校验矩阵的列组的第一列内的存在。各个行对应于奇偶校验矩阵的各个列组，其中根据预定操作导出每个分组内的后续列。根据所存储的表示奇偶校验矩阵的信息输出LDPC编码信号。
文档编号H04L27/18GK1547806SQ03800849
公开日2004年11月17日 申请日期2003年7月3日 优先权日2002年7月3日
发明者姆斯塔法·伊罗兹, 孙丰文, 李林楠, 姆斯塔法 伊罗兹 申请人:休斯电子公司