专利名称：标准制式图像采集装置的制作方法
技术领域：
"标准制式图像采集装置"是一种能够直接解码和采集PAL格式或NTSC 格式视频图像，可与以上两种制式的CCD或CMOS摄像头直接连接的设备， 是一种可广泛用于嵌入式图像检测和图像处理领域的图像采集装置。当所用 CCD或CMOS摄像头具有较高曝光时间或为帧曝光成像设备时，该装置可用 于快速运动对象特征的在线检测。
背景技术：
在印刷行业，经常需要检测运动纸张的质量，如印刷过程中的在线套准检 测、装订环节中的错帖检测等等，这一类检测对象均为高速运动的纸张或书帖， 要求摄像头的曝光时间很短，通常小于lOus，才能拍摄到清晰的图像。为了 增加图像采集设备的通用性，可以使用PAL制式或者NTSC制式的摄像头，前 者的帧率为25帧/秒，后者的帧率为30帧/秒，要求图像采集设备的解码电路 部分符合这两种标准制式的图像格式。目前，印刷行业中的运动特征检测一般 采用色标传感器、光电传感器等设备，这类传感器在检测过程中存在一定的局 限性。对于色标传感器而言，套准中的每一色的检测均需对应一个色标传感器， 六色套准标记的检测就需要6个色标传感器同时工作，而且色标传感器的检测 方式对套准标记图案有严格要求，对于常用的"猫眼"图形无能为力。光电传 感器体积较小，可以多个组合在一起使用，常用于装订环节中的错帖检测，但 这类传感器的检测精度有限，对于文字等书帖其检测精度较低。
实用新型内容
本实用新型的目的在于克服现有色标传感器、光电传感器等检测方式的不 足，采用DSP作为处理器获取PAL格式或NTSC格式视频图像，该设备与标 准制式的CCD或CMOS摄像头可直接连接，在DSP中对视频图像进行处理，
使用l个摄像头可以处理复杂的被检测图形，提高了检测的精度。
本实用新型的技术方案如图1-图6所示，系统包括视频解码电路、CPLD 逻辑控制电路、存储器电路、时钟电路、供电电路和DSP电路。视频解码电路 实现PAL制式或NTSC制式图像的解码，从模拟的数据流中提取出帧起始信号、 行起始信号和视频YUV信号，使用DSP的视频口 0作为视频输入口，以DMA 方式存取图像数据。CPU)逻辑控制电路实现寄存器的扩展和电路中的逻辑控 制。存储器电路用于存储图像数据，占用DSP的CEO空间，外扩2片SDRAM 芯片，容量为4M，另外还外扩1片FLASH存储器芯片，用于程序存储和系统 参数的掉电存储。时钟电路提供系统使用的多路时钟，包括DSP使用的50M 时钟、SDRAM数据读写使用的133M时钟和视频解码电路需要的14. 31818M时 钟。供电电路提供整个电路系统需要的多路电源，包括3.3V电源、1.4V电源 和1.8V电源，3.3V电源供CPLD、 DSP的输入输出管脚等使用，1. 4V电源为 DSP内核使用，1. 8V电源为解码电路使用。DSP电路主要包括DSP芯片Ul，负 责图像的采集、存储和处理。标准制式的视频流经过视频解码电路的解码，分 出帧起始信号、行起始信号和视频YUV信号，由DSP把数据写入外部存储器中， 根据实际需求对图像进行处理。
本实用新型采用高端DSP作为视频处理器，其内部工作主频为600M，数 据处理速度快，系统功能强大。
本实用新型符合PAL制式和NTSC制式等视频标准，可以和PAL格式或NTSC 格式的CCD或CMOS摄像头直连，通用性强。
本实用新型外接帧曝光的CMOS摄像头或者曝光时间很短的CCD摄像头后， 可用于高速运动对象图像的拍摄，在运动图像检测方面实用性强。
图l本实用新型电路结构框图2本实用新型视频解码电路和DSP芯片Ul-D部分电路的原理图3本实用新型CPLD逻辑控制电路的原理图； 图4本实用新型存储器电路和DSP芯片U1_B部分电路的原理图； 图5本实用新型时钟电路的原理图； 图6本实用新型供电电路的原理图。
具体实施方式
结合图1-图6对本实用新型做进一步说明
标准制式图像采集装置，系统包括视频解码电路、CPLD逻辑控制电路、 存储器电路、时钟电路、供电电路和DSP电路。视频解码电路实现PAL制式或 NTSC制式图像的解码，从模拟的数据流中提取出帧起始信号、行起始信号和 视频YUV信号。CPLD逻辑控制电路实现寄存器的扩展和电路中的逻辑控制。 存储器电路用于存储图像数据。时钟电路提供系统使用的时钟，包括DSP使用 的50M时钟、SDRAM数据读写使用的133M时钟和视频解码电路需要的 14.31818M时钟。供电电路提供整体电路需要的电源。DSP电路主要包括DSP 芯片U1， DSP是整个设备的核心，负责图像的采集、处理和存储器读写。标准 制式的视频流经过视频解码电路的解码，分出帧起始信号、行起始信号和视频 YUV信号，由DSP把数据写入外部存储器中，根据实际需要对图像进行处理。
如图2所示，视频解码电路采用通用解码芯片U2， C0、 Y0为标准制式视 频输入端，F14M31818为14. 31818时钟输入端，VPO—D0-VP0—D7为YUV数据输 出脚，与U1的视频口0连接，VP0—HSYNC为视频的行起始信号，该设备中帧 起始信号未用。VPO—D7加下拉电阻，设定I2C地址。SCL和SDA为I2C总线的 控制信号端，由Ul通过I2C总线对视频解码芯片进行配置。
视频解码电路中解码芯片U2的型号是TVP5150，其第l、 2脚为标准制式 模拟复合视频的输入端，通过RC复合电路与外部标准制式模拟CCD或CMOS 摄像头连接，其第5脚为14. 31818M时钟的输入端，第11-18脚为视频YUV 格式数据输出端。解码芯片U2使用1. 8V和3. 3V两路电源工作。
如图3所示，CPLD逻辑控制电路采用通用的CPLD逻辑器件U5， Jl为标 准的10针IDC封装的插座，用于CPLD逻辑器件U5仿真时使用。U5的 INPUT/GCLRn和INPUT/0E1短接后接上拉电组，使能CPLD逻辑器件。U5的输 入输出脚与DSP的低8位数据总线TED0-TED7连接，用于内部寄存器扩展，与 TEA3-TEA8、 TEA22连接，用于内部寄存器的译码选择，与TCE1、 TCE2、 TCAS/RE 连接组成寄存器读写时的逻辑控制和空间选择逻辑，EXT—INT5/GP5作为备用 中断管脚，PA19-PA20用于FLASH存储器U4的页选择控制，FLASH—CS为FLASH 存储器U4的片选信号。
CPLD逻辑控制电路中CPLD器件U5的型号为EPM7128AET， U5的第1脚与 Ul的复位电路输出端连接，第2脚与Ul的GP5脚连接，第5-9脚与Ul的TEA22、 TCE2、 TCE1、 TWE、 TCAS/RE连接，第17、 16、 14、 13、 12、 10脚与Ul的TEA3-TEA8 连接，第85、 92、 93、 94、 96-99脚与Ul的TED0-TED7连接。CPLD器件U5 的第80-84脚分配给FLASH存储器芯片U4使用。
如图4所示， 存储器电路包括2片SDRAM芯片U3一A和U4一A， 1片FLASH 存储芯片U4， SDRAM芯片U3—A和U4—A使用了 32的数据总线与DSP连接， TEA3-TEA16作为地址选择控制，TBEO-TBE7作为SDRAM的区域选择控制。SDRAM 芯片被扩展在DSP的CEO空间，使用133M时钟TF133M。 FLASH存储芯片U4 使用8位数据总线与DSP连接，TE3-TEA21为地址线，PA19-PA21作为FLASH 存储芯片U4页选择控制管脚。
存储器电路中SDRAM芯片U3_A和U4—A的型号为HY57V283220T， FLASH 存储芯片U4的型号为AM29LV033C。 SDRAM芯片U3—A和U4_A的DQ0-DQ31脚为 32位数据线管脚，与U1的低32位数据线连接，SDRAM芯片的AO-All、 BA0、 BA1与Ul的TEA3-蘭6脚连接，U3一A和U4—A的DQM0-DQM3分别与DSP器件 Ul的TBEO-TBE7连接。SDRAM被扩展在DSP的CEO空间。FLASH存储芯片U4
的A0-A18与DSP器件Ul的TEA3-TEA21连接，A19-A21与CPLD器件Ul连接， 作为页选择控制管脚。
如图5所示，时钟电路使用时钟输出芯片U6，外接20M输入时钟，通过 倍频，提供Ul使用的50M时钟F50M， SDRAM芯片U3—A和U4_A使用的133M 时钟，视频解码芯片U2使用的14. 31818M时钟。
时钟电路中芯片U6的型号为CY22381， U6的第3、 4脚为外部20M时钟输 入端，第l、 5、 6脚为时钟输出端，对应133M、 50M和14. 31818M时钟，通过 电阻分别与DSP器件Ul的H25脚、AC2脚、视频解码芯片U2的第5脚连接。
如图6所示，供电电路包括1.4V电源、1.8V电源和3.3V电源，1.4V电 源被DSP内核使用，1. 8V电源用于视频解码电路，3. 3V电源用于3. 3V工作数 字电路的输入输出。U7、 U8、 U9为线性电源转换器，把5V电源转化为1.4V 电源、1.8V电源和3. 3V电源。
供电电路中线性电源转换U7和U8的型号为TPS54310， U9的型号为 TPS767D318。 U7和U8的14-16脚短接后与外部5V电源连接，其6-10脚短接 后作为转换电源输出端，根据电路中电足阻值的不同，U7和U8的输出电压可 以调节到1. 4V和3. 3V。 U9的5、 6、 11、 12脚短接后与外部5V电源连接，23、 24脚短接后为1.8V电源输出端，17、 18脚短接后作为模拟3.3V电源输出， 该电源在电路中备用。
如图4、图2所示，DSP电路包括U1—B和Ul—D两部分，Ul—B中地址线 EA3-EA22通过外接的小电阻转化为TEA3-TEA22，数据线管脚EDO-ED63通过外 接的小电阻转化为TED0-TED63， TEA3-TEA22和TEDO-TED63用于外部存储器扩 展时的数据总线和地址总线。F133为外部133M时钟输入端，经DSP转换后输 出133M时钟TF133M，提供给SDRAM芯片U3—A和U4—A使用。CE0-CE3通过外 接的小电阻转化为TCE0-TCE3，用于外部设备空间选择端。BE0-BE7通过外接 的小电阻转化为TBE0-TBE7，用于SDRAM扩展，CAS/RE、 CAS/0E、 WE、 CKE通
过外接的小电阻转化为TCAS/RE、 TCAS/0E、 TWE、 TCKE，用于外部SDRAM扩展 时数据读写用。视频口 VP0D2-VP0D9与视频解码芯片U5连接，用于视频数据读写。
DSP电路中芯片Ul的型号为TMS320DM642，其内核电压为1. 4V，输入输出 电压为3.3V。视频口 VP0D2-VP0D9与视频解码芯片U5连接，用于获取视频数 据，低32位数据总线用于外部存储器扩展，低8位数据总线用于CPLD器件内 部寄存器的扩展。
权利要求1、标准制式图像采集装置，其特征在于包括DSP电路和与DSP电路相连接的视频解码电路、CPLD逻辑控制电路、存储器电路、时钟电路和供电电路；其中，视频解码电路实现PAL制式或NTSC制式图像的解码，从模拟的数据流中提取出帧起始信号、行起始信号和视频YUV信号，并将信号传送至DSP的视频输入口，DSP的视频输入口以DMA方式存取图像数据；CPLD逻辑控制电路实现寄存器的扩展和电路中的逻辑控制；存储器电路用于存储图像数据，占用DSP的CEO空间，外扩2片SDRAM芯片，容量为4M，另外还外扩1片FLASH存储器芯片，用于程序存储和系统参数的掉电存储；时钟电路提供系统使用的多路时钟；供电电路提供整个电路系统需要的多路电源；DSP电路主要包括DSP芯片U1，负责图像的采集、存储和处理；标准制式的视频流经过视频解码电路的解码，分出帧起始信号、行起始信号和视频YUV信号，由DSP电路把数据写入存储器电路中。
专利摘要标准制式图像采集装置是一种能够直接解码和采集PAL格式或NTSC格式视频图像，可与以上两种制式的CCD或CMOS摄像头直接连接的设备，是一种可广泛用于嵌入式图像检测和图像处理领域的图像采集装置。当所用CCD或CMOS摄像头具有较高曝光时间或为帧曝光成像设备时，该装置可用于快速运动对象特征的在线检测。系统包括视频解码电路、CPLD逻辑控制电路、存储器电路、时钟电路、供电电路和DSP电路。该装置采用高端DSP作为视频处理器，数据处理速度快，系统功能强大，符合PAL制式和NTSC制式等视频标准，通用性强。
文档编号H04N5/00GK201178471SQ20082007872
公开日2009年1月7日 申请日期2008年1月25日 优先权日2008年1月25日
发明者王跃宗 申请人:北京工业大学