预驱动器及其差动信号传输器的制造方法
【专利摘要】本发明提供一种预驱动器及其差动信号传输器。预驱动器包括一闩锁电路及一驱动缓冲器。闩锁电路包括一至多个闩锁单元、一至多个第一反相器及一至多个第二反相器。这些闩锁单元串接在一对差动输入端与一对差动闩锁端之间，通过此对差动输入端接收一对差动输入信号，依据一时钟信号来闩锁该对差动输入信号，而在此对差动闩锁端提供一对差动闩锁信号。这些第一反相器及这些第二反相器分别串联耦接在此对差动闩锁端与一对差动输出端之间。驱动缓冲器耦接至此对差动输出端以接收一对差动输出信号，以及据此提供一对差动预驱动输出信号。
【专利说明】预驱动器及其差动信号传输器
【技术领域】
[0001]本发明是有关于一种信号传输装置，且特别是有关于一种差动信号的预驱动器及其差动信号传输器。
【背景技术】
[0002]目前电子装置之间或电子装置内部的信号(或数据)传输逐渐朝向高速传输的方向发展。为了达到高速传输信号，大多高速输入/输出系统传输采用差动信号来传输数据，以抵抗高速传输信号过程中的噪声干扰，并同时减少数据传输对其他电路的影响。
[0003]一般而言，数据信号会经由数个步骤(如取样、信号转换、驱动能力放大及电压交叉点调整)转换为差动信号，并且这些步骤通常会由数个电路来分别执行，亦即传统差动信号传输器具有数个电路。并且，在半导体技术蓬勃发展的现在，差动信号传输器被芯片化以缩减电子装置的体积。再者，芯片的制造成本与其芯片面积相关，而电子装置的成本会影响电子装置的市场竞争力，因此如何简化差动信号传输器则成了设计差动信号传输器的一个重要课题。
【发明内容】
[0004]本发明提供一种预驱动器及其差动信号传输器，其简化预驱动器的电路设计，以降低预驱动器及其差动信号传输器的制造成本及电源消耗。
[0005]本发明提供一种预驱动器，包括一闩锁电路及一驱动缓冲器。闩锁电路包括一至多个闩锁单元、一至多个第一反相器及一至多个第二反相器。此一至多个闩锁单元彼此相串接于一对差动输入端与一对差动R锁端之间，用于经由此对差动输入端接收一对差动输入信号，依据一时钟信号来闩锁该对差动输入信号，而于此对差动闩锁端提供一对差动闩锁信号。此一至多个第一反相器彼此相串联耦接于此对差动闩锁端的一第一端与一对差动输出端的一第一端之间。此一至多个第二反相器彼此相串联耦接于此对差动闩锁端的一第二端与此对差动输出端的一第二端之间。驱动缓冲器具有一对缓冲输入端耦接至闩锁电路的此对差动输出端以接收一对差动输出信号，以及依据该对差动输出信号，经由一缓冲输出端提供一对差动预驱动输出信号。
[0006]在本发明的一实施例中，上述一至多个第一反相器与上述一至多个第二反相器是用于调整此对差动闩锁信号的一交叉点的电平以产生该对差动输出信号。
[0007]在本发明的一实施例中，每一闩锁单元具有一时钟输入端，一对差动数据输入端，以及一对差动数据输出端。上述一至多个闩锁单元当中的一第一个的此对差动数据输入端是作为此对差动输入端；上述一至多个闩锁单元当中除第一个外的每一个的此对差动数据输入端是耦接至前一闩锁单元的此对差动数据输出端；上述一至多个闩锁单元当中的一最后一个的此对差动数据输出端是作为此对差动闩锁端；以及，上述一至多个闩锁单元当中每一个的时钟输入端是接收时钟信号与时钟信号的一反相信号当中的一个，以依据时钟信号或反相信号，闩锁此对差动数据输入端所接收的一对差动信号，并由此对差动数据输出端输出经闩锁的此对差动信号。
[0008]在本发明的一实施例中，上述一至多个闩锁单元当中每一个是包括一电流源、一差动对及一闩锁区块。电流源经由时钟输入端以接收时钟信号或时钟信号的一反相信号，以依据时钟信号或反相信号来提供一电流。差动对耦接至电流源与此对差动数据输出端之间，用于经由此对差动数据输入端耦接至此对差动信号。闩锁区块耦接于此对差动数据输出端的一第一端及一第二端之间，用以闩锁差动数据输出端的电压电平，以产生经闩锁的此对差动信号。
[0009]在本发明的一实施例中，电流源包括一晶体管，其具有一第一端作为时钟输入端，
一第二端耦接至一参考电压，一第三端耦接至差动对。
[0010]在本发明的一实施例中，差动对包括一第一晶体管及一第二晶体管。第一晶体管具有一第一端作为此对差动数据输入端的一第一端，一第二端耦接至电流源，以及一第三端耦接至此对差动数据输出端的第一端。第二晶体管具有一第一端作为此对差动数据输入端的一第二端，一第二端耦接至电流源，以及一第三端耦接至此对差动数据输出端的第二端。
[0011]在本发明的一实施例中，闩锁区块包括一第一反相器及一第二反相器。第一反相器具有一输入端耦接至此对差动数据输出端的第一端，一输出端耦接至此对差动数据输出端的第二端。第二反相器具有一输入端耦接至此对差动数据输出端的第二端，一输出端耦接至此对差动数据输出端的第一端。
[0012]在本发明的一实施例中，闩锁区块包括一第一与非门及一第二与非门。第一与非门具有一第一输入端耦接至此对差动数据输出端的第一端，一第二输入端接收一系统电压与一重置信号当中的一个，以及一输出端耦接至此对差动数据输出端的第二端。第二与非门具有一第一输入端耦接至此对差动数据输出端的第二端，一第二输入端接收系统电压与重置信号当中的另一个，以及一输出端耦接至此对差动数据输出端的第一端。
[0013]在本发明的一实施例中，第一闩锁电路包括一第一或非门及一第二或非门。第一或非门具有一第一输入端耦接至此对差动数据输出端的第一端，一第二输入端接收一接地电压与一重置信号当中的一个，以及一输出端耦接至此对差动数据输出端的第二端。第二或非门具有一第一输入端耦接至此对差动数据输出端的第二端，一第二输入端接收接地电压与重置信号当中的另一个，以及一输出端耦接至此对差动数据输出端的第一端。
[0014]在本发明的一实施例中，预驱动器还包括一反相器，用于将一数据信号进行反相，其中经过反相的数据信号，与数据信号是作为该对差动输入信号。
[0015]本发明亦提供一种差动信号传输器，包括上述的预驱动器及一电流模式驱动器。电流模式驱动器耦接至预驱动器。
[0016]基于上述，本发明实施例的预驱动器及其差动信号传输器，其简化预驱动器的电路设计，以降低预驱动器及其差动信号传输器芯片化的芯片面积、预驱动器及其差动信号传输器的信号延迟(latency)、差动信号的抖动(jitter)、以及预驱动器及其差动信号传输器的电源消耗。并且，差动信号的转换不受制程、电压及温度的影响。
[0017]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图标记作详细说明如下。【专利附图】
【附图说明】[0018]图1为本发明一实施例的差动信号传输器的系统示意图；[0019]图2A为本发明一实施例的预驱动器的系统示意图；[0020]图2B为本发明另一实施例的预驱动器的系统示意图；[0021]图2C为本发明再一实施例的预驱动器的系统示意图；[0022]图2D为本发明又一实施例的预驱动器的系统示意图；[0023]图3A为本发明一实施例的闩锁单元的电路示意图；[0024]图3B为本发明另一实施例的闩锁单元的电路示意图；[0025]图3C为本发明再一实施例的闩锁单元的电路示意图；[0026]图4A为本发明一实施例的电流模式驱动器的电路示意图；[0027]图4B为本发明另一实施例的电流模式驱动器的电路示意图。[0028]附图标记:[0029]100:差动信号传输器；[0030]IlOUlOa-1lOd:预驱动器；[0031]120、120a、120b:电流模式驱动器；[0032]210a-210d:闩锁电路；[0033]211,213,300a ?300c:闩锁单元；[0034]211a、211b、213a、213b、301、302:差动数据输入端；[0035]211c,213c,303:时钟输入端；[0036]211d、211e、213d、213e、304、305:差动数据输出端；[0037]220:驱动缓冲器；[0038]220a、220b:缓冲输入端；[0039]220c、220d:缓冲输出端；[0040]310a?310c:闩锁区块；[0041]am1、am2:与非门；[0042]CK:时钟信号；[0043]CKB:反相信号；[0044]CSl:电流源；[0045]GND:接地电压；[0046]1:电流；[0047]inll、in21、in22、in31、in32、in41、in42:反相器；[0048]0D1、0D2:差动输出端；[0049]orl、or2:或非门；[0050]R1-R4:电阻；[0051]RST1、RST2、RST2B:重置信号；[0052]Sdata:数据信号；[0053]SdfU Sdf2:驱动差动信号；[0054]SdfinU Sdf in2:差动输入信号；[0055]Sdfot1、Sdfot2:差动输出信号；[0056]Sdll、Sdl2:差动闩锁信号；
[0057]Sin:输入信号；
[0058]SinU Sin2:差动信号；
[0059]SpdU Spd2:差动预驱动输出信号；
[0060]Tl-Tll:晶体管;
[0061]Vbiasl、Vbias2:偏压；
[0062]VDD:系统电压。
【具体实施方式】
[0063]图1为本发明一实施例的差动信号传输器的系统示意图。请参照图1，在本实施例中，差动信号传输器100包括预驱动器110及电流模式驱动器120。预驱动器110接收一输入信号Sin,并依据输入信号Sin产生一差动预驱动输出信号Spdl及差动预驱动输出信号Spd2。电流模式驱动器120耦接至预驱动器110，并依据差动预驱动输出信号Spdl及差动预驱动输出信号Spd2产生一对驱动差动信号Sdfl及驱动差动信号Sdf2。
[0064]图2A为本发明一实施例的预驱动器的系统示意图，其可应用但不限于图1所示的差动信号传输器100。请参照图1及图2A，在本实施例中，输入信号Sin是以一数据信号Sdata为例，并且预驱动器IlOa包括闩锁电路210a及驱动缓冲器220。闩锁电路210a接收数据信号Sdata,并依据数据信号Sdata于一差动输出端0D1、差动输出端0D2提供一差动输出信号Sdfotl及差动输出信号Sdfot2。驱动缓冲器220耦接至闩锁电路210a，并依据差动输出信号Sdfotl及差动输出信号Sdfot2产生差动预驱动输出信号Spdl及预驱动输出信号Spd2。
[0065]在本实施例中，闩锁电路210a包括反相器inll、反相器in21、反相器in31及闩锁单元211。反相器inll的输入端接收据数据信号Sdata，用于将数据信号Sdata进行反相后输出，其中经过反相的数据信号Sdata是作为差动输入信号Sdfinl，数据信号Sdata是作为差动输入信号Sdf in2。
[0066]円锁单兀211具有一差动数据输入端211a、差动数据输入端211b、一时钟输入端211c以及一差动数据输出端211d、差动数据输出端211e，其中差动数据输入端211a、差动数据输入端211b分别耦接至反相器inll的输出端及输入端。闩锁单元211依据时钟输入端211c所接收的时钟信号CK，闩锁差动数据输入端211a、差动数据输入端211b所接收的一对差动信号，并由差动数据输出端211d、差动数据输出端211e输出经闩锁的差动信号。换言之，闩锁单元211依据时钟信号CK，闩锁差动数据输入端211a、差动数据输入端211b所接收的该差动输入信号Sdfinl、差动输入信号Sdfin2，并且在闩锁差动输入信号Sdfinl、差动输入信号Sdfin2后，于差动数据输出端211d、差动数据输出端211e提供一差动闩锁信号Sdl1、差动闩锁信号Sdl2。
[0067]在本实施例中，差动数据输入端211a、差动数据输入端211b用于接收差动输入信号Sdfinl、差动输入信号Sdf in2，亦即差动数据输入端21 la、差动数据输入端21 Ib可视为一对差动输入端，并且差动数据输出端211d、差动数据输出端211e用于提供差动闩锁信号Sdll、差动円锁信号Sdl2,亦即差动数据输出端211d、差动数据输出端211e可视为一对差动闩锁端。依据上述，闩锁单元211可视为耦接于差动输入端(在此为差动数据输入端211a、差动数据输入端211b)与差动闩锁端(在此为差动数据输出端211d、差动数据输出端21 Ie)之间。
[0068]反相器in21 (对应闩锁电路的第一反相器)耦接于差动数据输出端211d(对应差动R锁端的第一端)与差动输出端ODl (对应此对差动输出端的第一端)之间，反相器in31 (对应闩锁电路的第二反相器)耦接于差动数据输出端211e (对应差动闩锁端的第二端)与差动输出端0D2 (对应此对差动输出端的第二端)之间。反相器in21会对差动闩锁信号Sdll进行反相后产生差动输出信号Sdfotl,反相器in31会对差动円锁信号Sdl2进行反相后产生差动输出信号Sdfot2。
[0069]因此，反相器in21及反相器in31可针对差动闩锁信号Sdll及差动闩锁信号Sdl2的一交叉点的电平进行调整以产生差动输出信号Sdfotl及差动输出信号Sdfot2。举例来说，当差动闩锁信号Sdll及差动闩锁信号Sdl2的交叉点的电平为一较低电平时(亦即低于差动FI锁/[目号Sdll及差动FI锁/[目号Sdl2的一平均电平)，则差动输出/[目号Sdfotl及差动输出信号Sdfot2的交叉点的电平被调整为较高电平(亦即高于差动输出信号Sdfotl及差动输出信号Sdfot2的一平均电平)；当差动闩锁信号Sdll及差动闩锁信号Sdl2的交叉点的电平为较高电平时(亦即高于差动闩锁信号Sdll及差动闩锁信号Sdl2的平均电平)，则差动输出信号Sdfotl及差动输出信号Sdfot2的交叉点的电平被调整为较低电平(亦即低于差动输出信号Sdfotl及差动输出信号Sdfot2的平均电平)。
[0070]驱动缓冲器220具有缓冲输入端220a、缓冲输入端220b及缓冲输出端220c、缓冲输出端220d，其中缓冲输入端220a、缓冲输入端220b耦接至闩锁电路210a的差动输出端ODl及差动输出端0D2以接收差动输出信号Sdfotl及差动输出信号Sdfot2，以及依据差动输出信号Sdfotl及差动输出信号Sdfot2，经由缓冲输出端220c、缓冲输出端220d提供差动预驱动输出信号Spdl及差动预驱动输出信号Spd2。
[0071]在本发明的一实施例中，当输入信号Sin是差动输入信号Sdfinl、差动输入信号Sdfin2时，则反相器inll可省略，亦即闩锁电路210a可由反相器in21、反相器in31及闩锁单元211组成。
[0072]图2B为本发明另一实施例的预驱动器的系统示意图。请参照图2A及图2B，预驱动器IlOa与预驱动器IlOb的不同之处在于闩锁电路210b，其中闩锁电路210b还包括反相器in22及反相器in32。在本实施例中，反相器in21及反相器in22 (对应闩锁电路的第一反相器)彼此相串联耦接于差动数据输出端211d (对应差动闩锁端的第一端)与差动输出端ODl (对应此对差动输出端的第一端)之间，反相器in31及反相器in32(对应闩锁电路的第二反相器)彼此相串联耦接于差动数据输出端211e (对应差动闩锁端的第二端)与差动输出端0D2 (对应此对差动输出端的第二端)之间。
[0073]反相器in21及反相器in22会对差动闩锁信号Sdll进行两次反相后产生差动输出信号Sdfotl，反相器in31及反相器in32会对差动闩锁信号Sdl2进行两次反相后产生差动输出信号Sdfot2，亦即反相器in21、反相器in22、反相器in31及反相器in32会针对差动闩锁信号Sdll及差动闩锁信号Sdl2的一交叉点的电平进行调整以产生差动输出信号Sdfotl及差动输出信号Sdfot2。举例来说，当差动闩锁信号Sdll及差动闩锁信号Sdl2的交叉点的电平为一较低电平时(亦即低于差动闩锁信号Sdll及差动闩锁信号Sdl2的一平均电平)，则差动输出信号Sdfotl及差动输出信号Sdfot2的交叉点的电平被调整为较低电平(亦即低于差动输出信号Sdfotl及差动输出信号Sdfot2的一平均电平)；当差动闩锁信号Sdll及差动闩锁信号Sdl2的交叉点的电平为较高电平时(亦即高于差动闩锁信号Sdll及差动闩锁信号Sdl2的平均电平)，则差动输出信号Sdfotl及差动输出信号Sdfot2的交叉点的电平被调整为较高电平(亦即高于差动输出信号Sdfotl及差动输出信号Sdfot2的平均电平)。
[0074]图2C为本发明再一实施例的预驱动器的系统示意图。请参照图2A及图2C，预驱动器IlOa与预驱动器IlOc的不同之处在于闩锁电路210c，其中闩锁电路210c还包括闩锁单元213。闩锁单元213具有一差动数据输入端213a、差动数据输入端213b、一时钟输入端213c以及一差动数据输出端213d、差动数据输出端213e，其中差动数据输入端213a、差动数据输入端213b分别耦接至闩锁单元211的差动数据输出端211d、差动数据输出端211e，差动数据输出端213d、差动数据输出端213e分别耦接至反相器in21及反相器in31的输入端。相似地，闩锁单元213依据时钟输入端213c所接收的时钟信号CK的反相信号CKB，闩锁差动数据输入端213a、差动数据输入端213b所接收的一对差动信号，并由差动数据输出端213d、差动数据输出端213e输出经闩锁的差动信号。
[0075]换言之，闩锁单元211 (对应第一个闩锁单元)依据时钟信号CK，闩锁差动数据输入端211a、差动数据输入端211b所接收的差动输入信号Sdfinl、差动输入信号Sdfin2，并且在闩锁差动输入信号Sdfinl、差动输入信号Sdfin2后，于差动数据输出端211d、差动数据输出端211e提供一差动信号Sinl、差动信号Sin2。闩锁单元213 (对应最末个闩锁单元)依据反相信号CKB，闩锁差动数据输入端213a、差动数据输入端213b所接收的差动信号Sinl、差动信号Sin2，并且在闩锁差动信号Sinl、差动信号Sin2后，于差动数据输出端213d、差动数据输出端213e提供一差动闩锁信号Sdll、差动闩锁信号Sdl2。
[0076]在本实施例中，差动数据输入端211a、差动数据输入端211b用于接收差动输入信号Sdfinl、差动输入信号Sdf in2，亦即差动数据输入端21 la、差动数据输入端21 Ib可视为一对差动输入端，并且差动数据输出端213d、差动数据输出端213e用于提供差动闩锁信号Sdll、差动円锁信号Sdl2,亦即差动数据输出端211d、差动数据输出端211e可视为一对差动闩锁端。依据上述，闩锁单元211及闩锁单元213可视为彼此串接于差动输入端(在此为差动数据输入端211a、差动数据输入端211b)与差动闩锁端(在此为差动数据输出端213d、差动数据输出端213e)之间。
[0077]图2D为本发明又一实施例的预驱动器的系统示意图。请参照图2A及图2D，预驱动器IlOa与预驱动器IlOd的不同之处在于闩锁电路210d，其中闩锁电路210d还包括闩锁单元213、反相器in22及反相器in32。在本实施例中，反相器in22及反相器in32的部分可参照图2B实施例中相关说明，闩锁单元213的部分可参照图2C实施例中相关说明，在此则不再赘述。
[0078]值得注意的是，依据图2A至图2D实施例所述，本发明其他实施例中，闩锁单元(如闩锁单元211、闩锁单元213)的数量可以是一个或多个(不限于两个而可为更多个)，并且是彼此串接于相差动输入端(如差动数据输入端211a、差动数据输入端211b)与差动闩锁端(如差动数据输出端213d、差动数据输出端213e)之间，且时钟输入端所接收的时钟信号可交错为时钟信号CK与反相信号CKB，其中闩锁单元(如闩锁单元211、闩锁单元213)的串接方式可参照图2C实施例中相关说明来类推。并且，当闩锁电路(如闩锁电路210a-210d)是由两个以上的闩锁单元(如闩锁单元211、闩锁单元213)串接构成时，闩锁电路(如闩锁电路210a-210d)就可成为一个正反器(flip flop)。
[0079]另一方面，串联耦接于差动闩锁端的第一端(如差动数据输出端211d、差动数据输出端213d)与差动输出端ODl之间的反相器(如反相器in21、反相器in22)的数量及串联耦接于差动闩锁端的第二端(如差动数据输出端211e、差动数据输出端213e)与差动输出端0D2之间的反相器(如反相器in31、反相器in32)的数量可以同时是一个或多个(不限于两个而可为更多个)，此数量可依据差动闩锁信号Sdll及差动闩锁信号Sdl2的交叉点的电平与期望的差动输出信号Sdfotl及差动输出信号Sdfot2的交叉点的电平而定，本发明实施例不以此为限。
[0080]综合图2A至图2D的实施例，预驱动器I IOa至预驱动器IlOd能在简单架构下，提供适于进入到电流模式驱动器的差动预驱动输出信号spdl与差动预驱动输出信号spd2。更具体言之，当中的闩锁电路210a至闩锁电路210d在输入信号是单端信号的情况下，可将单端信号转为差动信号。此外，闩锁电路210a至闩锁电路210d还可调整进入到电流模式驱动器的差动预驱动输出信号spdl与差动预驱动输出信号spd2的交叉点。另一方面，预驱动器IlOa至预驱动器IlOd当中的驱动缓冲器220则可增加差动预驱动输出信号spdl与差动预驱动输出信号spd2的推动能力。
[0081]图3A为本发明一实施例的闩锁单元的电路示意图，其可应用但不限于于图2A至图2D所示的预驱动器IlOa至预驱动器IlOd当中任一个内。请参照图3A，在本实施例中，闩锁单元300a包括电流源CS 1、差动对及闩锁区块310a，并且闩锁单元300a具有差动数据输入端301及差动数据输入端302、时钟输入端303、差动数据输出端304及差动数据输出端305。其中，电流源CSl在此以晶体管Tl为例，差动对在此以晶体管T2及晶体管T3为例、闩锁区块310a在此以反相器in41及反相器in42为例。
[0082]晶体管Tl的栅极(对应第一端)经由时钟输入端303接收时钟信号CK或时钟信号CK的反相信号CKB，晶体管Tl的源极(对应第二端)耦接至一参考电压(在此以接地电压为例)，晶体管Tl的漏极(对应第三端)耦接至晶体管T2及晶体管T3所形成的差动对。依据上述，晶体管Tl会依据时钟信号CK或反相信号CKB而导通以提供电流I。换言之，电流源CSl会经由时钟输入端303以接收时钟信号CK或时钟信号CK的反相信号CKB，以依据时钟信号CK或反相信号CKB来提供电流I。其中，晶体管Tl的栅极与时钟输入端303可视为同一节点，亦即晶体管Tl的栅极可作为时钟输入端303。
[0083]晶体管T2(对应第一晶体管)的栅极(对应第一端)等同于差动数据输入端301 (对应差动数据输入端的第一端)，亦即晶体管Τ2的栅极可作为对差动数据输入端301，晶体管Τ2的源极(对应第二端)耦接至晶体管Tl的漏极(等同于耦接至电流源CSl)，以及晶体管Τ2的漏极(对应第三端)耦接至差动数据输出端304 (对应差动数据输出端的第一端)。晶体管Τ3 (对应第二晶体管)的栅极(对应第一端)等同于差动数据输入端302 (对应差动数据输入端的第二端)，亦即晶体管Τ3的栅极可作为对差动数据输入端302，晶体管Τ3的源极(对应第二端)耦接至晶体管Tl的漏极(等同于耦接至电流源CSl)，以及晶体管Τ3的漏极(对应第三端)耦接至差动数据输出端305 (对应差动数据输出端的第二端)。换言之，晶体管Τ2及晶体管Τ3所形成的差动对耦接于电流源CSl与差动数据输出端304、差动数据输出端305之间，用于经由差动数据输入端301、差动数据输入端302耦接至差动信号(如差动输入信号Sdfinl、差动输入信号Sdfin2或差动信号Sinl、差动信号Sin2)。
[0084]反相器in41(对应闩锁区块的第一反相器)的输入端耦接至差动数据输出端304(对应差动数据输出端的第一端)，反相器in41的输出端耦接至差动数据输出端305 (对应差动数据输出端的第二端)。反相器in42(对应闩锁区块的第二反相器)的输入端耦接至差动数据输出端305，反相器in42的输出端耦接至差动数据输出端304。换言之，闩锁区块310a耦接于差动数据输出端304及差动数据输出端305之间，用以闩锁差动数据输出端304及差动数据输出端305的电压电平，以产生经闩锁的差动信号(如差动信号Sinl、差动信号Sin2或差动闩锁信号Sdll及差动闩锁信号Sdl2)。
[0085]在本实施例中，由于差动/[目号Sinl、差动/[目号Sin2及差动FI锁/[目号Sdll及差动FI锁信号Sdl2的充电(电压上升)需靠反相器(如反相器in41、反相器in42)，且必须等晶体管(如晶体管T2、晶体管T3)将反相器的输入端放电(电压下降)后，反相器才会对输出端充电，因此差动/[目号Sinl、差动/[目号Sin2及差动FI锁/[目号Sdll及差动FI锁/[目号Sdl2的交叉点的电平为一较低电平。
[0086]图3B为本发明另一实施例的闩锁单元的电路示意图，其可应用但不限于于图2A至图2D所示的预驱动器IlOa至预驱动器IlOd当中任一个内。请参照图3A及图3B,闩锁单元300a与闩锁单元300b的主要不同之处在于闩锁区块310b及晶体管T4，其中闩锁区块310b在此以与非门ami及与非门am2为例。晶体管T4的栅极接收一重置信号RSTl，晶体管T4的源极耦接至晶体管Tl的漏极，晶体管T4的漏极耦接至晶体管T2及晶体管T3的源极，亦即晶体管T4耦接于晶体管T2及晶体管T3形成的差动对与电流源CSl之间。
[0087]与非门ami (对应第一与非门)的第一输入端I禹接至差动数据输出端304,与非门ami的第二输入端接收系统电压VDD与重置信号RSTl当中的一个，与非门ami的输出端耦接至差动数据输出端305。与非门am2(对应第二与非门)的第一输入端耦接至差动数据输出端305，与非门am2的第二输入端接收系统电压VDD与重置信号RSTl当中的另一个，与非门am2的输出端耦接至差动数据输出端304。
[0088]此外，在本发明的一实施例中，晶体管T4可省略配置，亦即闩锁单元300b可由电流源CS1、晶体管T2及晶体管T3形成的差动对及闩锁区块310b所构成，但本发明实施例不以此为限。
[0089]图3C为本发明再一实施例的闩锁单元的电路示意图，其可应用但不限于于图2A至图2D所示的预驱动器IlOa至预驱动器IlOd当中任一个内。请参照图3A及图3C,闩锁单元300a与闩锁单元300c的主要不同之处在于闩锁区块310c及晶体管T5，其中闩锁区块310c在此以或非门orl及或非门or2为例。晶体管T5的栅极接收一重置信号RST2B (其为重置信号RST2的反相信号)，晶体管T5的源极耦接至晶体管Tl的漏极，晶体管T5的漏极耦接至晶体管T2及晶体管T3的源极，亦即晶体管T5耦接于晶体管T2及晶体管T3形成的差动对与电流源CSl之间。
[0090]或非门orl (对应第一或非门)的第一输入端耦接至差动数据输出端304，或非门orl的第二输入端接收接地电压GND与重置信号RST2当中的一个，或非门orl的输出端耦接至差动数据输出端305。或非门or2(对应第二或非门)的第一输入端耦接至差动数据输出端305，或非门or2的第二输入端接收接地电压GND与重置信号RST2当中的另一个，或非门or2的输出端耦接至差动数据输出端304。[0091]此外，在本发明的一实施例中，晶体管T5可省略配置，亦即闩锁单元300c可由电流源CS1、晶体管T2及晶体管T3形成的差动对及闩锁区块310c所构成，但本发明实施例不以此为限。
[0092]图4A为本发明一实施例的电流模式驱动器的电路示意图，其可应用但不限于图1所示的差动信号传输器100。请参照图1及图4A，在本实施例中，电流模式驱动器120a包括晶体管T6-T8及电阻Rl、R2。晶体管T6是作为一偏压电流源，其中晶体管T6的栅极接收一偏压Vbiasl，晶体管T6的源极耦接接地电压。晶体管T7与晶体管T8是作为一差动输入对，其中晶体管T7的栅极接收差动预驱动输出信号Spdl，晶体管T7的源极耦接至晶体管T6的漏极，晶体管T7的漏极提供驱动差动信号Sdfl且经由电阻Rl耦接至系统电压VDD ；类似地，晶体管T8的栅极接收差动预驱动输出信号Spd2，晶体管T8的源极耦接至晶体管T6的漏极，晶体管T8的漏极提供驱动差动信号Sdf2且经由电阻R2耦接至系统电压VDD。
[0093]图4B为本发明另一实施例的电流模式驱动器的电路示意图，其可应用但不限于图1所示的差动信号传输器100。请参照图1及图4A，在本实施例中，电流模式驱动器120b包括晶体管T9-T11及电阻R3、电阻R4。晶体管T9是作为一偏压电流源，其中晶体管T9的栅极接收一偏压Vbias2，晶体管T9的源极耦接系统电压VDD。晶体管TlO与晶体管Tll是作为一差动输入对，晶体管TlO的栅极接收差动预驱动输出信号Spdl，晶体管TlO的源极耦接至晶体管T9的漏极，晶体管TlO的漏极提供驱动差动信号Sdfl且经由电阻R3耦接至接地电压；类似地，晶体管Tll的栅极接收差动预驱动输出信号Spd2，晶体管Tll的源极耦接至晶体管T9的漏极，晶体管Tll的漏极提供驱动差动信号Sdf2且经由电阻R4耦接至接地电压。值得注意的是，偏压电流源不限于使用单一晶体管T6或晶体管T9，而可使用其他的偏压电流源。类似地，差动输入对，不限于使用晶体管T7与晶体管T8或晶体管TlO与晶体管Tll的连接方式与结构，而可使用其他的差动输入对。此外，图1所示的差动信号传输器100中的电流模式驱动器120不限于使用图4A与图4B所示的电路，任何其他架构的电流模式驱动器120亦可作为电流模式驱动器120。
[0094]在本发明实施例(包括专利要求)中所使用的“耦接” 一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。
[0095]综上所述，本发明实施例的预驱动器及其差动信号传输器，其简化预驱动器的电路设计，以降低预驱动器及其差动信号传输器芯片化的芯片面积、预驱动器及其差动信号传输器的信号延迟(latency)、差动信号的抖动(jitter)、以及预驱动器及其差动信号传输器的电源消耗。并且，差动信号的转换不受制程、电压及温度的影响。
[0096]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【权利要求】
1.一种预驱动器，其特征在于，包括:一 R锁电路，包括:一至多个闩锁单元，彼此相串接在一对差动输入端与一对差动闩锁端之间，用于经由该对差动输入端接收一对差动输入信号，依据一时钟信号来R锁该对差动输入信号，而在该对差动闩锁端提供一对差动闩锁信号；一至多个第一反相器，彼此相串联I禹接在该对差动円锁端的一第一端与一对差动输出端的一第一端之间；以及一至多个第二反相器，彼此相串联耦接在该对差动闩锁端的一第二端与该对差动输出端的一第二端之间；以及一驱动缓冲器，其具有一对缓冲输入端耦接至该R锁电路的该对差动输出端以接收一对差动输出信号，以及依据该对差动输出信号，经由一对缓冲输出端提供一对差动预驱动输出信号。
2.根据权利要求1所述的预驱动器，其特征在于，该一至多个第一反相器与该一至多个第二反相器是用于调整该对差动闩锁信号的一交叉点的电平以产生该对差动输出信号。
3.根据权利要求1所述的预驱动器，其特征在于，每一R锁单兀具有一时钟输入端，一对差动数据输入端，以及一对差动数据输出端，该一至多个闩锁单元当中的一第一个的该对差动数据输入端是作为该对差动输入端，该一至多个闩锁单元当中除该第一个外的每一个的该对差动数据输入端是耦接至前一闩锁单元的该对差动数据输出端，该一至多个闩锁单元当中的一最后一个的该对差动数据输出端是作为该对差动闩锁端，以及该一至多个闩锁单元当中每一个的该时钟输入端是接收该时钟信号与该时钟信号的一反相信号当中的一个，以依据该时钟信号或该反相信号，闩锁该对差动数据输入端所接收的一对差动信号，并由该对差动数据输出端输出经闩锁的该对差动信号。
4.根据权利要求3所述的预驱动器，其特征在于，该一至多个闩锁单元当中每一个是包括:一电流源，经由该时钟输入端以接收该时钟信号或该时钟信号的一反相信号，以依据该时钟信号或该反相信号来提供一电流；一差动对，耦接至该电流源与该对差动数据输出端之间，用于经由该对差动数据输入端耦接至该对差动信号；以及一闩锁区块，耦接在该对差动数据输出端的一第一端及一第二端之间，用以闩锁该差动数据输出端的电压电平，以产生经闩锁的该对差动信号。
5.根据权利要求4所述的预驱动器，其特征在于，该电流源包括:一晶体管，其具有一第一端作为该时钟输入端，一第二端稱接至一参考电压，一第三端耦接至该差动对。
6.根据权利要求4所述的预驱动器，其特征在于，该差动对包括:一第一晶体管，其具有一第一端作为该对差动数据输入端的一第一端，一第二端耦接至该电流源，以及一第三端耦接至该对差动数据输出端的该第一端；以及一第二晶体管，其具有一第一端作为该对差动数据输入端的一第二端，一第二端耦接至该电流源，以及一第三端耦接至该对差动数据输出端的该第二端。
7.根据权利要求4所述的预驱动器，其特征在于，该闩锁区块包括:一第一反相器，其具有一输入端I禹接至该对差动数据输出端的该第一端，一输出端率禹接至该对差动数据输出端的该第二端；以及一第二反相器，其具有一输入端I禹接至该对差动数据输出端的该第二端，一输出端率禹接至该对差动数据输出端的该第一端。
8.根据权利要求4所述的预驱动器，其特征在于，该闩锁区块包括:一第一与非门，其具有一第一输入端耦接至该对差动数据输出端的该第一端，一第二输入端接收一系统电压与一重置信号当中的一个，以及一输出端I禹接至该对差动数据输出端的该第二端；以及一第二与非门，其具有一第一输入端耦接至该对差动数据输出端的该第二端，一第二输入端接收该系统电压与该重置信号当中的另一个，以及一输出端耦接至该对差动数据输出端的该第一端。
9.根据权利要求4所述的预驱动器，其特征在于，该第一闩锁电路包括:一第一或非门，其具有一第一输入端耦接至该对差动数据输出端的该第一端，一第二输入端接收一接地电压与一重置信号当中的一个，以及一输出端耦接至该对差动数据输出端的该第二端；以及一第二或非门，其具有一第一输入端耦接至该对差动数据输出端的该第二端，一第二输入端接收该接地电压与该重置信号当中的另一个，以及一输出端耦接至该对差动数据输出端的该第一端。`
10.根据权利要求4所述的预驱动器，其特征在于，还包括一反相器，用于将一数据信号进行反相，其中经过反相的该数据信号，与该数据信号是作为该对差动输入信号。
11.一种差动信号传输器，其特征在于，包括:如权利要求1所述的预驱动器；以及一电流模式驱动器，耦接至该预驱动器。
【文档编号】H04L25/02GK103516635SQ201210206958
【公开日】2014年1月15日 申请日期:2012年6月21日 优先权日:2012年6月21日
【发明者】李祥骥 申请人:联咏科技股份有限公司