专利名称：一种基于FPGA的高可靠Link接收电路的制作方法
技术领域：
本实用新型属于基于现场可编程门阵列(FPGA)设计技术领域，具体涉及一种基于FPGA的高可靠Link接收电路。
背景技术：
Link是一种高速串行接口，是AD公司TigerSharc系列数字信号处理器(DSP)上集成的硬件通信电路，主要用于多DSP间互连通信。Link通信采用LVDS (低压差分)信号，物理层为纯数据传输，无传输控制或错误控制协议。典型的Link接口的时钟和数据信号如附图1所示，Link数据总线宽度为4位，数据按帧传输，128位一帧，数据基准时钟上下沿有效。其他Link接口的主要特点和具体细节可参见相关的技术手册。随着TigerSharc系列DSP被广泛应用于各种高性能嵌入式计算机系统设计中，Link接口也不再局限于DSP互连，还应用在DSP与FPGA之间的通信上。为实现DSP与FPGA的Link通信，FPGA内部要根据Link信号特点设计出相应的Link接口电路，传统的基于FPGA设计实现的Link接收电路如附图2所示。该电路的工作原理为:接收端持续监听Link时钟，有传输信号时根据Link时钟信号对Link总线数据进行上下沿采样，上下沿采样数据分别存入两个双口 RAM中，完成一帧128位数据采样后，从两个双口 RAM中将数据读出，按照上沿和下沿，低地址到高地址的顺序将数据拼接为128位，保存入FIFO。由于Link接口没有传输控制，所以Link总线上的有效信号会触发接收电路；另夕卜，Link物理层通信采用的是LVDS信号，该信号的低压高频的特点很容易受到干扰，特别是在一些高温、振动和复杂电磁环境下。这些特点使得传统设计实现FPGA的Link接口在可靠性方面存在不足，如果Link总线上受到干扰，特别是Link时钟信号受到干扰产生脉冲时，接收电路也会误认为有了数据而产生错误的采样，产生干扰数据，数据会一直驻存在Link接口的双口 RAM中，直到后续接收到正确的数据总共达到128位时，干扰数据会连同正确数据一同转存入FIFO，造成接收数据错误。通常Link总线上的干扰信号是孤立的，低概率的单脉冲出现，一般情况下影响较小，但在很多对可靠性要求极为严格的场合，如军事工业领域，抗干扰能力不足的Link接口是无法满足武器装备系统的高可靠要求的，需要设计实现一种基于FPGA的高可靠Link接收电路。综上所述，现有基于FPGA的接收电路对外界干扰和突发电平不能进行有效控制，无法满足高可靠性要求。
实用新型内容本实用新型需要解决的技术问题为:现有技术中的基于FPGA的接收电路，受到外界干扰和突发电平对Link接收的影响，无法实现DSP与FPGA之间的高可靠Link通信。本实用新型的技术方案如下所述:一种基于FPGA的高可靠Link接收电路，包括Link接收电路，还包括计时复位控制电路，计时复位控制电路通过对输入的Link时钟总线状态进行监控和计时，输出复位信号对Link接口进行复位。所述Link接收电路包括两个基于时钟电平触发的4位双口 RAM、一个8位输A -128位输出的移位寄存器、一个128位输入-128位输出的FIFO接口、以及对上述双口RAM、移位寄存器、FIFO接口进行读写控制的辅助逻辑电路；其中，Link时钟信号的上升沿和下降沿分别触发两个4位双口 RAM，对4位Link总线的数据进行采样，每一个Link时钟信号的上升沿和下降沿采样值为4位，分别存入两个4位双口 RAM;辅助逻辑电路从两个4位双口 RAM的输出端依次读取数据，拼接来自两个4位双口 RAM的4位数据，组成一个8位数据，并将所述8位数据存入移位寄存器中；每帧Link数据为128位，辅助逻辑电路将128位数据从4位双口 RAM完全读出并存入移位寄存器后，辅助逻辑电路在从移位寄存器将128位数据读出，整体写入FIFO。所述计时复位控制电路包括一个时钟滤波控制电路、一个16位计数器和一个16位比较逻辑电路；其中，Link时钟信号输送至时钟滤波控制电路，时钟滤波控制电路将每个连续的Link时钟信号滤波为一个高电平信号；所述高电平信号输出至16位计数器，作为计数器的使能和复位信号，复位计数器计数值为0后再启动计数器开始计数；计数器输出16位计数值，在与计数器相连接的比较逻辑电路中与设定的阈值进行比较:当16位计数值没有超过设定阈值，计数器连续自增计数；当16位计数值计数值超过设定阈值，16位比较逻辑电路输出高电平复位信号；所述高电平复位信号输出至Link接收电路的两个4位双口 RAM，对两个4位双口 RAM进行复位和清零操作；同时，高电平复位信号输出至时钟滤波控制电路，使时钟滤波控制电路产生对计数器的复位信号，拉低计数器的使能信号，停止计数。本实用新型的有益效果为:本实用新型的基于FPGA的高可靠Link接收电路能够有效排除干扰信号对Link接收电路的影响，显著提高基于FPGA的Link接收电路的可靠性。
图1是典型的Link数据传输的信号；图2是传统的基于FPGA设计实现的Link接收电路；图3是本实用新型的基于FPGA的高可靠Link接收电路。
具体实施方式
以下结合附图和实施例对本实用新型的基于FPGA的高可靠Link接收电路进行详细说明。本实用新型的一种基于FPGA的高可靠Link接收电路包括Link接收电路和计时复位控制电路。如图3所示，为降低干扰对Link接收电路的影响，在传统Link接收电路的基础上，增加计时复位控制电路，通过对输入的Link时钟总线状态进行监控和计时分析，根据条件输出复位信号，能够对Link接口的双口 RAM和FIFO进行复位。所述基于FPGA的高可靠Link接收电路包括两个基于时钟电平触发的4位双口RAM、一个8位输入-128位输出的移位寄存器、一个128位输入-128位输出的FIFO接口、以及对上述双口 RAM、移位寄存器、FIFO接口进行读写控制的辅助逻辑电路。其中，Link时钟信号的上升沿和下降沿分别触发两个4位双口 RAM，对4位Link总线的数据进行采样，每一个Link时钟信号的上升沿和下降沿采样值为4位，分别存入两个4位双口 RAM ;辅助逻辑电路从两个4位双口 RAM的输出端依次读取数据,拼接来自两个4位双口 RAM的4位数据，组成一个8位数据，并将所述8位数据存入移位寄存器中；每帧Link数据为128位，辅助逻辑电路将128位数据从4位双口 RAM完全读出并存入移位寄存器后，辅助逻辑电路在从移位寄存器将128位数据读出，整体写入FIFO。所述计时复位控制电路包括一个时钟滤波控制电路、一个16位计数器和一个16位比较逻辑电路。其中，Link时钟信号输送至时钟滤波控制电路，时钟滤波控制电路将每个连续的Link时钟信号滤波为一个高电平信号；所述高电平信号输出至16位计数器，作为计数器的使能和复位信号，复位计数器计数值为0后再启动计数器开始计数；计数器输出16位计数值，在与计数器相连接的比较逻辑电路中与设定的阈值进行比较:当16位计数值没有超过设定阈值，计数器连续自增计数；当16位计数值计数值超过设定阈值，16位比较逻辑电路输出高电平复位信号；所述高电平复位信号输出至Link接收电路的两个4位双口RAM，对两个4位双口 RAM进行复位和清零操作；同时，高电平复位信号输出至时钟滤波控制电路，使时钟滤波控制电路产生对计数器的复位信号，拉低计数器的使能信号，停止计数。本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围(例如基于FPGA实现针对其他高速串行接口的高可靠设计，包括LVDS、RapidIO等)。倘若这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。
权利要求1.一种基于FPGA的高可靠Link接收电路，包括Link接收电路，其特征在于:还包括计时复位控制电路，计时复位控制电路通过对输入的Link时钟总线状态进行监控和计时，输出复位信号对Link接口进行复位。
2.根据权利要求1所述的基于FPGA的高可靠Link接收电路，其特征在于:所述Link接收电路包括两个基于时钟电平触发的4位双口 RAM、一个8位输入-128位输出的移位寄存器、一个128位输入-128位输出的FIFO接口、以及对上述双口 RAM、移位寄存器、FIFO接口进行读写控制的辅助逻辑电路； 其中，Link时钟信号的上升沿和下降沿分别触发两个4位双口 RAM，对4位Link总线的数据进行采样，每一个Link时钟信号的上升沿和下降沿采样值为4位，分别存入两个4位双口 RAM ;辅助逻辑电路从两个4位双口 RAM的输出端依次读取数据，拼接来自两个4位双口 RAM的4位数据，组成一个8位数据，并将所述8位数据存入移位寄存器中；每帧Link数据为128位，辅助逻辑电路将128位数据从4位双口 RAM完全读出并存入移位寄存器后，辅助逻辑电路在从移位寄存器将128位数据读出，整体写入FIFO。
3.根据权利要求2所述的基于FPGA的高可靠Link接收电路，其特征在于:所述计时复位控制电路包括一个时钟滤波控制电路、一个16位计数器和一个16位比较逻辑电路； 其中，Link时钟信号输送至时钟滤波控制电路，时钟滤波控制电路将每个连续的Link时钟信号滤波为一个高电平信号；所述高电平信号输出至16位计数器，作为计数器的使能和复位信号，复位计数器计数值为0后再启动计数器开始计数；计数器输出16位计数值，在与计数器相连接的比较逻辑电路中与设定的阈值进行比较:当16位计数值没有超过设定阈值，计数器连续自增计数；当16位计数值计数值超过设定阈值，16位比较逻辑电路输出高电平复位信号；所述高电平复位信号输出至Link接收电路的两个4位双口 RAM，对两个4位双口 RAM进行复位和清零操作；同时，高电平复位信号输出至时钟滤波控制电路，使时钟滤波控制电路产生对计数器的复位信号，拉低计数器的使能信号，停止计数。
专利摘要本实用新型属于基于现场可编程门阵列(FPGA)设计技术领域，具体涉及一种基于FPGA的高可靠Link接收电路。本实用新型的接收电路包括Link接收电路和计时复位控制电路，计时复位控制电路通过对输入的Link时钟总线状态进行监控和计时，输出复位信号对Link接口进行复位。本实用新型解决了现有技术中基于FPGA的接收电路无法实现DSP与FPGA之间高可靠Link通信的技术问题；能够有效排除干扰信号对Link接收电路的影响，显著提高基于FPGA的Link接收电路的可靠性。
文档编号H04L1/00GK202949450SQ20122062526
公开日2013年5月22日 申请日期2012年11月23日 优先权日2012年11月23日
发明者王可, 曾永红, 陈茜 申请人:中国航天科工集团第三研究院第八三五七研究所