固态成像装置的制作方法

技术领域

本发明涉及一种固态成像装置，其以CMOS图像传感器为代表。

背景技术：

CMOS图像传感器可以通过使用与典型的CMOS集成电路相同的制造工艺来制造，并且可以用单个电源来驱动。另外，可以制造使用CMOS工艺的模拟电路或逻辑电路以在单个芯片中共存。

因此，CMOS图像传感器具有许多优点，使得可以减少外围IC的数量。

CCD的输出电路的主流是使用具有浮动扩散(FD)层的FD放大器的单通道输出类型。

相反，CMOS图像传感器包括用于每个像素的FD放大器，并且其输出的主流是从像素阵列中选择特定行并且在列方向上同时读取所选择的行的像素的列并行输出类型。

这是因为通过使用部署在像素中的FD放大器难以获得足够的驱动能力，因此必须减小数据速率，并且并行处理是有利的。

已经提出了各种电路作为列并行输出类型CMOS图像传感器的像素信号读取(输出)电路。

电路的最先进类型之一是如下类型：为每个列提供模数转换器(在下文中，缩写为“ADC”)并且获得作为数字信号的像素信号。

近年来，高速属性被广泛宣称为图像传感器中的发展方向。另一方面，增加像素数量的趋势如以前一样继续，并且需要开发同时实现高速性能和像素数量的增加的传感器。

当在具有大量像素的传感器中通过跳过像素信号来提高帧频以实现高速性能时，减少了每个像素中的曝光量，并且也减少了信号量，因此，出现S/N的降低。

作为对于以上的解决方案，在JP-A-2005-278135(专利文献1)中，通过将要被跳过的像素信号相加来防止S/N降低。

图1是示出作为专利文献1中描述的具有像素信号的加法单元的固态成像装置的CMOS图像传感器的配置示例的图。

在固态成像装置10中，像素阵列单元11中的像素PXL将入射在传感器上的光光电转换为电信号。在像素PXL中，由行扫描电路12选择行选择线13，并且在读取行中选择像素PXL-xy。

垂直信号线14将针对所选择的一行的信号传输至每列处提供的列处理单元15。

在列处理单元15内部的比较器15-1中，将信号与来自生成具有斜坡波形的参考信号的参考信号生成电路(DAC)16的信号相比较，并且通过与输入信号的幅度对应的时间反转输出。将用于自动零(auto-zero)或CDS的电容器C1和C2连接至比较器15-1的输入侧。

由计数器15-2对直到反转为止的时间进行计数，从而生成数字值。

此外，通过水平输出线18将由列扫描电路17在各列中处理的列处理单元15的数字信号发送至信号处理单元19，并且，在执行对数据的加法/减法处理和分类之后将所述数字信号输出至输出20。

由定时控制电路21控制上述操作的各个操作定时。

当在固态成像装置10中执行高速成像时，通过跳行来选择要由行扫描电路12选择的行，由此减少最终发送至输出20的每帧的数据量。

因为信号处理单元19执行输出的数据速率受限，所以可以通过减少数据量来提高帧频。

然而，当提高帧频时减少了像素PXL中累积的信号量，这降低了S/N。特别地，在近来的小像素中，灵敏度的降低将是问题。

因此，在固态成像装置10中将跳过的像素相加，由此增加信号量并且防止S/N降低。

在JP-A-2009-212621(专利文献2)中公开了具有作为相加单元的另一配置的固态成像装置。

图2是示出作为专利文献2中所示的具有像素信号的加法单元的固态成像装置的CMOS图像传感器的配置示例的图。

在固态成像装置10A中，执行定时控制，其中可以确定是否根据驱动模式由每列选择性地复位(reset)计数器15-2。固态成像装置10A还包括驱动器，以便改变具有作为DAC 16的输出的参考信号的斜坡波形的斜率。

执行下面的加法，作为在固态成像装置10A中执行加法的方法。

当列处理单元15a和15b经由垂直信号线14接收来自第一个像素的信号时，固态成像装置10A通过在保持第一个像素的值而不复位计数器15-2的状态下对第二个像素的值进行连续计数，来执行加法。

在此方法中，减少了水平传输至信号处理单元19的数据量，因此，也可以在对水平传输时间进行速率控制的读取模式下预期高速性能。还可以通过在将第二个像素后续的像素相加时分割DAC时钟、并且改变具有斜坡波形的参考信号的斜率，来改变对第一个像素和第二个像素的加权。

当简单地执行像素的加法时，因为信号的重心(centroid)根据颜色而不规则，所以可能生成伪色，然而，可以通过调节加权而抑制伪色。

技术实现要素：

然而，在专利文献1中公开的技术中，选择所有像素，并且以与不跳过像素的操作相同的方式执行列处理单元中的AD转换以及水平传输。

因此，在对这些A/D转换时间和水平传输时间进行速率控制的读取模式下，难以实现高速性能。

而且，在专利文献2中公开的技术中，最终将输出的数据信号量将与通过跳过像素而获得的量相同，然而，以与不跳过像素的读取相同的量执行对像素的实际读取。

也就是，AD转换的次数在无跳过的加法中和在有跳过的加法中最终是相同的。因此，在大多数当前的传感器中，即使在通过帧频对AD时段进行速率控制的状态下执行加法时，也难以促成高速性能。

因此，期望提供一种固态成像装置和相机系统，其能够在通过像素信号的相加而读取所述像素信号时降低AD转换的次数，以实现高速成像并提高S/N比，结果，能够实现电路的低功耗以及更高速成像。

本公开的一实施例针对一种固态成像装置，包括：像素阵列单元；列处理单元，包括至少两个存储器、比较器和计数器；以及参考信号生成单元，被配置为产生参考信号，其中所述至少两个存储器连接到所述比较器，并且所述至少两个存储器中的至少一个连接到所述参考信号生成单元。

本公开的另一实施例针对一种固态成像装置，包括：像素阵列单元，包括第一像素和第二像素；第一列信号线，连接到所述第一像素；第二列信号线，连接到所述第二像素；列处理单元，包括比较器和计数器；以及参考信号生成单元，被配置为生成参考信号，其中所述比较器的第一输入端经由第一电容器和第一开关连接到所述第一列信号线，其中所述比较器的所述第一端经由所述第一电容器和第二开关连接到所述第二列信号线，并且其中所述比较器的第二输入端经由第二电容器连接到所述参考信号生成单元。

根据本公开的实施例，可以在利用加法读取像素信号时减少A/D转换的次数，以实现高速成像并提高S/N，结果，可以实现电路的低功耗和更高速成像。

附图说明

图1是示出专利文献1中描述的具有像素信号的加法单元的固态成像装置的配置示例的图；

图2是示出专利文献2中描述的具有像素信号的加法单元的固态成像装置的配置示例的图；

图3是示出根据第一实施例的安装有列并行ADC的固态成像装置(CMOS图像传感器)的配置示例的框图；

图4是更具体地示出在根据第一实施例的安装有列并行ADC的固态成像装置(CMOS图像传感器)中的ADC组的图；

图5是示出根据该实施例的具有四个晶体管的CMOS图像传感器的像素的示例的图；

图6A和图6B是用于说明使用电容器的模拟加法的原理的图；

图7是示出根据该实施例的列输入单元的第一具体示例的图，其是更具体地示出图4的列输入单元的图；

图8是示出在图7的列输入单元中、在读取所有像素时以及在利用一对一加法读取像素时通过两个开关的模拟信号的选择性切换状态的图表；

图9是在图7的列输入单元中在读取所有像素时的时序图；

图10是在图7的列输入单元中在利用一对一加法读取像素时的时序图；

图11是示出根据该实施例的列输入单元的第二具体示例的图，其是示出列输入单元的配置示例的图，其中通过开关切换连接至两条垂直信号线的电容器，并且可以改变各条垂直信号线的模拟信号中的加法的加权；

图12是示出在图11的列输入单元中、在读取所有像素时、在利用一对一加法读取像素时、以及在利用一对三加法读取像素时通过四个开关SW11至SW14的模拟信号的选择性切换状态的图表；

图13是在图11的列输入单元中在读取所有像素时的时序图；

图14是在图11的列输入单元中在利用一对一加法读取像素时的时序图；

图15是在图11的列输入单元中在利用一对三加法读取像素时的时序图；

图16是示出根据该实施例的列输入单元的第三具体示例的图，其更具体地示出图11的列输入单元；

图17是在图16的列输入单元中在读取所有像素时的时序图；

图18是在图16的列输入单元中在利用一对一加法读取像素时的时序图；

图19是在图16的列输入单元中在利用一对三加法读取像素时的时序图；

图20示出根据第二实施例的安装有列并行ADC的固态成像装置(CMOS图像传感器)的图；

图21是用于说明根据第一实施例的单侧列结构的优点的图；

图22是作为图21的比较示例而示出的图；

图23是用于说明根据第二实施例的双侧列结构的优点的图；

图24是用于说明在根据第二实施例的双侧列结构中、当在每列中布线四条垂直信号线时获得的优点的图；

图25是作为图23的比较示例而示出的图；

图26是用于说明在根据实施例的单侧列结构中2×2的像素共享的优点的图；

图27是作为图26的比较示例而示出的图；

图28是用于说明在根据第二实施例的双侧列结构中2×2的像素共享的优点的第一图；

图29是用于说明在根据第二实施例的双侧列结构中2×2的像素共享的优点的第二图；

图30是用于说明在根据第二实施例的双侧列结构中2×2的像素共享中的、当在每列中布线四条垂直信号线时获得的优点的图；

图31是作为图28的比较示例而示出的图；

图32是示意性地示出具有加权的加法时的加权概念的第一图；

图33是示意性地示出具有加权的加法时的加权概念的第二图；以及

图34是示出根据第三实施例的应用了固态成像装置的相机系统的配置示例的视图。

具体实施方式

在下文中，将参照附图说明本公开的实施例。

将以以下顺序进行说明。

1.第一实施例(固态成像装置的第一配置示例)

2.列输入单元的配置示例

3.第二实施例(固态成像装置的第二配置示例)

4.第三实施例(相机系统的配置示例)

<1.第一实施例>

图3是示出根据第一实施例的安装有列并行ADC的固态成像装置(CMOS图像传感器)的配置示例的框图。

图4是更具体地示出在根据第一实施例的安装有列并行ADC的固态成像装置(CMOS图像传感器)中的ADC组及其输入级的图。

关于通过垂直信号线从像素阵列单元读取的模拟信号VSL，根据该实施例的固态成像装置100包括用于各列的列处理单元，其各自具有将模拟信号转换为数字信号的AD转换器、以及诸如CDS或自动零(AZ)的噪声消除单元。

固态成像装置100还配备有开关，其能够选择性地切断与关于每个列处理单元通过电容器C连接的多条垂直信号线的连接。

在固态成像装置100中，可以将电容器加倍作为用于CDS的AZ的电容器。

固态成像装置100可以通过开关等改变电容器的电容值。

固态成像装置100还可以通过电容器将要被发送至列处理单元的信号值相加。

固态成像装置100还可以通过允许电容器的电容为可变，而执行对要被相加的像素信号的加权。

如上所述，根据本实施例的固态成像装置100可以通过在将像素信号相加并读取所述信号时使用电容器执行模拟加法，而减少ADC的次数，以实现高速成像并提高S/N。结果，可以实现电路中的低功耗以及更高速成像。

将说明固态成像装置100的整个配置以及各个单元的配置，特别是列处理单元(ADC)中的比较器的输入级中的电容器和开关的配置示例。

固态成像装置100包括作为成像单元的像素阵列单元110、行(垂直)扫描电路120、列(垂直)扫描电路130和定时控制电路140。

固态成像装置100还包括作为ADC组的列处理单元组150作为像素信号处理单元、以及生成参考信号RAMP的DAC(数模转换器)160。

固态成像装置100包括放大器电路(S/A)170、信号处理电路180和线存储器190。

在上述组件之中，通过模拟电路形成像素阵列单元110、行扫描电路120、列扫描电路130、列处理单元组(ADC组)150、DAC 160和放大器电路(S/A)170。

通过数字电路形成定时控制电路140、信号处理电路180和线存储器190。

在像素阵列单元110中，在m行和n列中二维地布置多个单位像素110A，其各自具有光电二极管(光电转换器件)和像素内放大器。

[单位像素的配置示例]

图5是示出根据本实施例的具有四个晶体管的CMOS图像传感器的像素的示例的图。

单位像素110A包括由例如光电二极管形成的光电转换器件111。

关于一个光电转换器件111，单位像素110A包括作为有源器件的四个晶体管，它们是作为传输器件的传输晶体管112、作为复位器件的复位晶体管113、放大晶体管114和选择晶体管115。

光电转换器件111将入射光光电转换为与光量对应的电荷(在此情况下为电子)量。

传输晶体管112连接在光电转换器件111与作为输出节点的浮动扩散FD之间。

当通过传输控制线LTx将驱动信号TG赋予栅极(传输门)时，传输晶体管112将通过作为光电转换器件的光电转换器件111中的光电转换而获得的电子传输至浮动扩散FD。

复位晶体管113连接在电源线LVDD与浮动扩散FD之间。

当通过复位控制线LRST将复位RST赋予栅极时，复位晶体管113将浮动扩散FD的电位复位到电源线LVDD的电位。

放大晶体管114的栅极连接至浮动扩散FD。放大晶体管114通过选择晶体管115连接至垂直信号线116，这在像素阵列单元的外部形成具有恒流源的源跟随器。

于是，通过选择控制线LSEL将控制信号(地址信号或选择信号)SEL赋予选择晶体管115的栅极，由此导通选择晶体管115。

当选择晶体管115导通时，放大晶体管114放大浮动扩散FD的电位并将与该电位对应的电压输出至垂直信号线116。将通过垂直信号线116从每个像素输出的电压输出至作为像素信号读取电路的列处理单元组150。

因为在行的基础上连接例如传输晶体管112、复位晶体管113和选择晶体管115的各个栅极，所以为一行的各个像素同时并行地执行这些操作。

在像素布置中，在每行中将在像素阵列单元110中布线的复位控制线LRST、传输控制线LTx和选择控制线LSEL布置为组。

由作为像素驱动单元的行扫描电路120驱动这些复位控制线LRST、传输控制线LTx和选择控制线LSEL。

在本实施例中，关于一个列处理单元布线了多条垂直信号线116，在图4的示例中为两条。

也就是，在图4的示例中，以相同的方式在第一列中布线垂直信号线116-11、116-12，在第二列中布线垂直信号线116-21、116-22，然后在第n列中布线垂直信号线116-n1、116-n2。

于是，在图4的示例中，奇数行中的像素110A连接至在图中的各列的左侧布线的垂直信号线116-11、116-21和116-n1。偶数行中的像素110A连接至在图中的各列的右侧布线的垂直信号线116-12、116-22和116-n2。

在固态成像装置100中，将生成内部时钟的定时控制电路140、控制行地址或行扫描的行扫描电路120、以及控制列地址和列扫描的列扫描电路130布置为用于顺序地读取像素阵列单元110的信号的控制电路。

定时控制电路140生成像素阵列单元110、行扫描电路120、列扫描电路130、列处理单元组150、DAC 160、信号处理电路180和线存储器190的信号处理所需的定时信号。

在像素阵列单元110中，每个像素行通过使用线快门(line shutter)的光子累积/发射而对视频或画面(screen)图像进行光电转换，并且将模拟信号VSL输出至列处理单元组150的各个列处理单元151。

在本实施例中，在列处理单元组150的各个列处理单元151的输入级中布置列输入单元152。

在列输入单元152中，多条垂直信号线分别通过电容器C而连接，并且提供可以选择性地切断连接的开关SW。

列输入单元152可以通过在将要被读取的像素信号相加时使用电容器执行模拟加法而减少列处理(AD转换)的次数，以实现高速成像或提高S/N。结果，固态成像装置100可以实现整个电路的低功耗，并且可以执行更高速的成像。

在列处理单元组150中，在各个列处理单元中对像素阵列单元110的模拟输出执行使用来自DAC 160的参考信号(斜坡信号)RAMP的APGA对应积分型(correspondence integration type)ADC以及数字CDS，由此输出几个比特的数字信号。

[列ADC的配置示例]

这里，将说明列ADC的基本配置，然后，将说明作为本实施例的特征配置的列输入单元152的配置。

在根据本实施例的列处理单元组150中，布置作为ADC块的多列列处理单元(ADC)151。

也就是，列处理单元组150具有k比特数字信号转换的功能，其中在各个列输入单元152和列处理单元151中布置各对垂直信号线(列线)116-11、116-12至116-n1、116-n2，其形成列并行ADC块。

每个列处理单元151包括比较器151-1，其将通过将由DAC 160生成的参考信号改变为阶梯(step)状态而获得的具有斜坡波形的参考信号RAMP、与通过垂直信号线经由每行的像素而获得的模拟信号VSL进行比较。

每个列处理单元151还具有计数锁存器(计数器)151-2，其对比较时间进行计数并保持所计数的结果。

每个计数锁存器的输出连接至例如具有k比特宽度的水平传输线。

布置对应于水平传输线LTRF的K个放大器电路170、以及信号处理电路180。

在列处理单元组150中，在每列中布置的比较器151-1中，将读取到垂直信号线116的模拟信号电位VSL与参考信号RAMP比较。

此时，操作以与比较器151-1相同的方式布置在每列中的计数器151-2。

每个列处理单元151通过以一对一的对应关系改变具有斜坡波形的参考信号和计数值，将垂直信号线116的电位(模拟信号)VSL转换为数字信号。

列处理单元(ADC)151将参考信号RAMP的电压(电压Vslop)的变化转换为时间的变化，并且，通过以特定时间周期(cycle)(时钟)对时间进行计数而将该电位转换为数字值。

当模拟信号VSL与参考信号RAMP(Vslop)相交时，将比较器151-1的输出反转，停止计数器151-2的输入时钟，或者将输入已经停止的时钟输入到计数器151-2以完成A/D转换。

在以上A/D转换时段结束之后，由列扫描电路130将计数锁存器151-2中保持的数据传输至水平传输线LTRF，通过放大器电路170将所述数据输入至信号处理电路180，并且通过给定信号处理生成二维图像。

在列扫描电路130中，同时在几个通道中执行并行传输，用以保证传输速度。

定时控制电路140创建在诸如像素阵列单元110、列处理单元组150等的各个块中的信号处理所需的定时。

在后续级的信号处理电路180中，对线存储器190中存储的信号执行垂直线缺陷或点缺陷的校正和信号的箝位(clamping)处理，还执行诸如并串转换、压缩、编码、加法、平均、间歇操作的数字信号处理。

在线存储器190中存储通过每行发送的数字信号。

在根据本实施例的固态成像装置100中，发送信号处理电路180的数字输出，作为ISP或基带LSI的输入。

<2.列输入单元的配置示例>

在图4的示例中，每个列输入单元152包括第一电容器C11和C12、第二电容器C21、C22以及开关SW11、SW12。

在本实施例中，第一电容器的数量与第二电容器的数量相同。

在每个列输入单元152中，电容器C11的第一端和电容器C12的第一端并联在对应的列处理单元151中的比较器151-1的信号VSL的输入端侧。

电容器C11的第二端通过开关SW11连接至图中对应列的左侧的每条垂直信号线116-11至116-n1。

电容器C21的第二端通过开关SW12连接至图中对应列的右侧的每条垂直信号线116-12至116-n2。

在每个列输入单元152中，电容器C21的第一端和电容器C22的第一端连接到比较器151-1中的参考信号RAMP的输入端侧。

电容器C21的第二端和电容器C22的第二端共同连接至参考信号RAMP的供应线LRAMP。

如上所述，在本实施例中，每一列提供两条发送来自像素的信号的垂直信号线，并且，各条线在列输入单元152中通过电容器而连接，以被输入至比较器151-1中。

在读取所有像素时、以及在利用一对一加法(或一对三加法等)进行读取时，适当地选择性地接通/关断开关SW11和SW12。

列输入单元152在将像素信号相加并读取时，通过组合使用电容器的模拟加法而减少AD转换的次数，以实现高速成像并提高S/N。结果，列输入单元152实现固态成像装置100的电路的低功耗以及更高速成像。

[使用电容器的模拟加法的原理]

图6A和图6B是用于具体说明使用电容器的模拟加法的原理的图。

在图6A和图6B中，输入端T1和T2通过电容器C11和C12连接至输出端T3。

当将输入电压信号Vin1施加到输入端T1并将输入电压信号Vin2施加到输入端T2而作为电压信号时，在输出端T3处生成输出电压信号Vout。

输出电压Vout通过下列表达式表示。这里，C1表示电容器C11的电容值，而C2表示电容器C12的电容值。

图6A是用于说明初始状态下利用电容器的加法操作的图，而图6B是用于说明在信号改变之后利用电容器的加法操作的图。

在图6A的初始状态下，电容器C11和C12中累积的电荷Q1和Q2由下列表达式给出。

Q1＝C1(Vin1-Vout)

Q2＝C2(Vin2-Vout)

如图6B中所示，在信号改变之后电容器C11和C12中累积的电荷Q1’和Q2’由下列表达式给出。

Q1'＝C1{(Vin1+ΔVin1)-(Vout+ΔVout)}

Q2'＝C2{(Vin2+ΔVin2)-(Vout+ΔVout)}

因为根据电荷守恒Q1+Q2＝Q1'+Q2'的关系成立，所以可以从以上四个表达式获得下列表达式。

ΔVout＝1/(C1+C2)×(C1ΔVin1+C2ΔVin2)

根据上述可以通过电容比执行加法的加权。

(i)在1:1加法的情况下的C1＝C2时，可以获得下列表达式。

ΔVout＝1/2×(ΔVin1+ΔVin2)

(ii)在1:3加法的情况下的C1＝3C2时，可以获得下列表达式。

ΔVout＝1/4×(3ΔVin1+ΔVin2)

还应当注意，通过简单的加法不能获得输出电压Vout，而是通过根据电容值的加权平均而获得输出电压Vout。信号值的最大值在加法之前和在加法之后不改变，因此，不需要改变后续级的信号处理电路的动态范围。

在图4和图7中示出在作为ADC的列处理单元151之前(输入级)使用利用电容器的模拟加法的配置，作为列输入单元152。

[列输入单元的第一具体示例]

图7是示出根据本实施例的列输入单元的第一具体示例的图，其是更具体地示出图4的列输入单元的图。

这里，为了说明而引用第一列。

在图7中，列输入单元152A包括开关SW11、SW12、第一电容器C11、C12、第二电容器C21、C22、以及节点ND11至ND15、ND21和ND22。

节点ND11连接至模拟信号VSL1被读取到的垂直信号线116-11，而节点ND12连接至模拟信号VSL2被读取到的垂直信号线116-12。

节点ND13连接至比较器151-1的信号VLS的输入端侧、以及电容器C11的第一端侧和电容器C12的第一端侧。

节点ND14连接至电容器C11的第二端侧，而节点ND15连接至电容器C12的第二端侧。

节点ND21连接至参考信号RAMP的供应线LRAMP、以及电容器C21的第二端侧和电容器C22的第二端侧。

节点ND22连接至比较器151-1的参考信号RAMP的输入端侧、以及电容器C21的第一端侧和电容器C22的第一端侧。

开关SW11根据切换信号VSLSW1将节点ND14连接至节点ND11和节点ND12中的任何一个。

也就是，开关SW11可以根据切换信号VSLSW1，选择性地将电容器C11连接至垂直信号线116-11和垂直信号线116-12中的任何一条。

开关SW2根据切换信号VSLSW2，将节点ND15连接至节点ND11和节点ND12中的任何一个。

也就是，开关SW12可以根据切换信号VSLSW2，选择性地将电容器C12连接至模拟信号VSL1被读取到的垂直信号线116-11和模拟信号VSL2被读取到的垂直信号线116-12中的任何一条。

在此情况下，开关SW11在切换信号VSLSW1处于高电平时将电容器C11连接至垂直信号线116-11，并在该信号处于低电平时将电容器C11连接至垂直信号线116-12。

类似地，开关SW12在切换信号VSLSW2处于高电平时将电容器C12连接至垂直信号线116-11，并在该信号处于低电平时将电容器C12连接至垂直信号线116-12。

这里，将说明在图7的列输入单元152A中、在读取所有像素时以及在利用一对一加法读取像素时的操作。

图8是示出在图7的列输入单元中、在读取所有像素时以及在利用一对一加法读取像素时通过两个开关SW11和SW12的模拟信号的选择性切换状态的图表。

图9是在图7的列输入单元中在读取所有像素时的时序图。

图10是在图7的列输入单元中在利用一对一加法读取像素时的时序图。

在图9和图10中，HSYNC表示水平同步信号。

在读取所有像素时，与水平同步信号HSYNC同步地，以相同的电平切换切换信号VSLSW1和VSLSW2。

如图9中所示，与水平同步信号HSYNC同步地，以相同的高电平设置切换信号VSLSW1和VSLSW2。

因此，电容器C11和C12连接至垂直信号线116-11，并且，通过并联电容器C11和C12将读取到垂直信号线116-11的模拟信号VSL1输入到比较器151-1的读取信号的输入端。

接下来，如图9中所示，与水平同步信号HSYNC同步地，以相同的低电平切换切换信号VSLSW1和VSLSW2。

因此，电容器C11和C12连接至垂直信号线116-12，并且，通过并联电容器C11和C12将读取到垂直信号线116-12的模拟信号VSL2输入到比较器151-1的读取信号的输入端。

在利用一对一加法进行读取时，与水平同步信号HSYNC同步地，将切换信号VSLSW1固定到高电平，而将切换信号VSLSW2到低电平。

因此，电容器C11连接至垂直信号线116-11，而电容器C12连接至垂直信号线116-12。

结果，通过电容器C11将读取到垂直信号线116-11的模拟信号VSL1提供至节点ND13，而通过电容器C12将读取到垂直信号线116-12的模拟信号VSL2提供至节点ND13，并且执行使用电容器的模拟加法。使用电容器的模拟加法的结果是要输入到比较器151-1的读取信号的输入端的根据电容值而获得的加权平均值。

[列输入单元的第二具体示例]

接下来，将说明列输入单元的如下配置作为第二具体示例：其中，通过开关切换要连接至两条垂直信号线的电容器，并且可以在垂直信号线116-11的模拟信号VSL1和垂直信号线116-12的模拟信号VSL2中改变加法的加权。

图11是示出根据本实施例的列输入单元的第二具体示例的图，其是示出列输入单元的配置示例的图，其中通过开关切换连接至两条垂直信号线的电容器，并且可以改变各条垂直信号线的模拟信号中的加法的加权。

而且，在此情况下，为了说明而引用第一列。

图11的列输入单元152B被配置为能够至少执行对所有像素的读取、利用一对一加法的读取、以及利用一对三加法的读取。

图11的列输入单元152B在模拟信号侧和参考信号侧都包括四个第一电容器C11至C14和四个第二电容器C21至C24，以及四个开关SW11至SW14。

在图11中，将相同的标号和标记赋予与图7相同的组件，以使得说明易于理解。

图11的列输入单元152B包括开关SW11至SW14、第一电容器C11至C14、第二电容器C21至C24、节点ND11至ND17、ND21和ND22。

节点ND11连接至模拟信号VSL1被读取到的垂直信号线116-11，而节点ND12连接至模拟信号VSL2被读取到的垂直信号线116-12。

节点ND13连接至比较器151-1的信号VSL的输入端侧、以及关于节点ND13并联的电容器C11至C14的第一输入端侧。

节点ND14连接至电容器C11的第二端侧，而节点ND15连接至电容器C12的第二端侧。

节点ND16连接至电容器C13的第二端侧，而节点ND17连接至电容器C14的第二端侧。

节点ND21连接至参考信号RAMP的供应线LRAM、以及在节点ND21与ND22之间并联的电容器C21至C24的第二端侧。

节点ND22连接至比较器151-1的参考信号RAMP的输入端侧、以及电容器C21至C24的第一端侧。

开关SW11根据切换信号VSLSW1，将节点ND14连接至节点ND11和ND12中的任何一个。

也就是，开关SW11可以根据切换信号VSLSW1，选择性地将电容器C11连接至垂直信号线116-11和垂直信号线116-12中的任何一条。

开关SW12根据切换信号VSLWS2，将节点ND15连接至节点ND11和ND12中的任何一个。

也就是，开关SW12可以根据切换信号VSLSW2，选择性地将电容器C12连接至模拟信号VSL1被读取到的垂直信号线116-11和模拟信号VLS2被读取到的垂直信号线116-12中的任何一条。

开关SW13根据切换信号VSLWS3，将节点ND16连接至节点ND11和ND12中的任何一个。

也就是，开关SW13可以根据切换信号VSLSW3，选择性地将电容器C13连接至模拟信号VSL1被读取到的垂直信号线116-11和模拟信号VLS2被读取到的垂直信号线116-12中的任何一条。

开关SW14根据切换信号VSLWS4，将节点ND17连接至节点ND11和ND12中的任何一个。

也就是，开关SW14可以根据切换信号VSLSW4，选择性地将电容器C14连接至模拟信号VSL1被读取到的垂直信号线116-11和模拟信号VLS2被读取到的垂直信号线116-12中的任何一条。

在此情况下，作为示例，开关SW11在切换信号VSLSW1处于高电平时将电容器C11连接至垂直信号线116-11，并在切换信号VSLSW1处于低电平时将电容器C11连接至垂直信号线116-12。

类似地，开关SW12在切换信号VSLSW2处于高电平时将电容器C12连接至垂直信号线116-11，并在切换信号VSLSW2处于低电平时将电容器C12连接至垂直信号线116-12。

开关SW13在切换信号VSLSW3处于高电平时将电容器C13连接至垂直信号线116-11，并在切换信号VSLSW3处于低电平时将电容器C13连接至垂直信号线116-12。

开关SW14在切换信号VSLSW4处于高电平时将电容器C14连接至垂直信号线116-11，并在切换信号VSLSW4处于低电平时将电容器C14连接至垂直信号线116-12。

这里，将说明由图11的列输入单元152B在读取所有像素时、在利用一对一加法读取像素时、以及在利用一对三加法读取像素时执行的操作。

图12是示出在图11的列输入单元中、在读取所有像素时、在利用一对一加法读取像素时、以及在利用一对三加法读取像素时通过四个开关SW11至SW14的模拟信号的选择性切换状态的图表。

图13是在图11的列输入单元中在读取所有像素时的时序图。

图14是在图11的列输入单元中在利用一对一加法读取像素时的时序图。

图15是在图11的列输入单元中在利用一对三加法读取像素时的时序图。

在读取所有像素时，与如图12和图13中所示的水平同步信号HSYNC同步地，以相同电平切换切换信号VSLSW1至VSLSW4。

例如，与水平同步信号HSYNC同步地，以相同的高电平设置切换信号VSLSW1至VSLSW4。

因此，电容器C11至C14连接至垂直信号线116-11，并且通过并联电容器C11至C14将被读取到垂直信号线116-11的模拟信号VSL1输入至比较器151-1的用于读取信号的输入端。

接下来，与水平同步信号HSYNC同步地，以相同的低电平切换切换信号VSLSW1至VSLSW4。

因此，电容器C11至C14连接至垂直信号线116-12，并且通过并联电容器C11至C14将被读取到垂直信号线116-12的模拟信号VSL2输入至比较器151-1的用于读取信号的输入端。

在利用一对一加法进行读取时，与如图12和图14中所示的水平同步信号HSYNC同步地，将切换信号VSLSW1和VSLSW3固定到水平同步信号HSYNC的高电平，并将切换信号VSLSW2和VSLSW4固定到低电平。

因此，电容器C11和C13连接至垂直信号线116-11，而电容器C12和C14连接至垂直信号线116-12。

结果，通过电容器C11和C13将被读取到垂直信号线116-11的模拟信号VSL1提供至节点ND13，而通过电容器C12和C14将被读取到垂直信号线116-12的模拟信号VSL2提供至节点ND13，并且执行使用电容器的模拟加法。使用电容器的模拟加法的结果是要被输入到比较器151-1的用于读取信号的输入端的根据电容值而获得的加权平均值。

在利用一对三加法进行读取时，与如图12和图15中所示的水平同步信号HSYNC同步地，将切换信号VSLSW1固定到水平同步信号HSYNC的高电平，并将切换信号VSLSW2固定到低电平。

因此，电容器C11连接至垂直信号线116-11，而电容器C12连接至垂直信号线116-12。

与水平同步信号HSYNC同步地，将切换信号VSLSW3和VSLSW4切换至相同电平。

例如，与水平同步信号HSYNC同步地，以相同的高电平设置切换信号VSLSW3和VSLSW4。

因此，电容器C13和C14连接至垂直信号线116-11。

结果，通过电容器C11、C13和C14将被读取到垂直信号线116-11的模拟信号VSL1提供至节点ND13，而通过电容器C12将被读取到垂直信号线116-12的模拟信号VSL2提供至节点ND13，并且执行使用电容器的模拟加法。

使用电容器的模拟加法的结果是要被输入到比较器151-1的用于读取信号的输入端的根据电容值而获得的加权平均值。

接下来，与水平同步信号HSYNC同步地，以相同的低电平切换切换信号VSLSW3和VSLSW4。

因此，电容器C13和C14连接至垂直信号线116-12。

结果，通过电容器C11将被读取到垂直信号线116-11的模拟信号VSL1提供至节点ND13，而通过电容器C12、C13和C14将被读取到垂直信号线116-12的模拟信号VSL2提供至节点ND13，并且执行使用电容器的模拟加法。

使用电容器的模拟加法的结果是要被输入到比较器151-1的用于读取信号的输入端的根据电容值而获得的加权平均值。

[列输入单元的具体电路图的示例]

接下来，将说明图11的列输入单元的又一具体电路图的示例。

图16是示出根据本实施例的列输入单元的第三具体示例的图，其更具体地示出图11的列输入单元。

在图16中，省略了参考信号RAMP的输入单元。

在此情况下也引用第一列用以说明。

图16的列输入单元152C被配置为至少能够执行对所有像素的读取、利用一对一加法的读取、以及利用一对三加法的读取。图16的列输入单元152C在模拟信号侧和参考信号侧上都包括四个第一电容器C11至C14和四个第二电容器C21至C24，以及五个开关SW11C至SW15C。

在图16中，将相同的标号和标记赋予与图11相同的组件，以使得说明易于理解。

图16的列输入单元152C包括开关SW11至SW15、开关SW16和SW17、电容器C11至C14、C21至C24、节点ND11至ND17、ND21和ND22。

在列输入单元152C中，由传输门(transfer gate)(CMOS开关)形成开关SW11C至SW15C，并且其连接状态部分地不同于图11。

节点ND11连接至模拟信号VSL1被读取到的垂直信号线116-11，而节点ND12连接至模拟信号VSL2被读取到的垂直信号线116-12。

节点ND13连接至比较器151-1中的信号VSL的输入端侧、以及连接到并联至节点ND13的电容器C11至C14的第一端侧。

节点ND14连接至电容器C11的第二输入端侧，而节点ND15连接至电容器C12的第二端侧。

节点ND16连接至电容器C13的第二输入端侧，而节点ND17连接至电容器C14的第二端侧。

开关SW11C根据切换信号VSLCUTSW1和反转信号X_VSLCUTSW1(X表示反转)，选择性地将节点ND14连接至节点ND11。

开关SW11C由具有两个端的传输门形成，其中，n沟道MOS(NMOS)晶体管NT11的源极和漏极与p沟道MOS(PMOS)晶体管PT11的源极和漏极彼此连接。

开关SW11C的一端连接至节点ND11，而另一端连接至节点ND14。

在开关SW11C中，将切换信号VSLCUTSW1提供至形成传输门的NMOS晶体管NT11的栅极，并且将切换信号VSLCUTSW1的反转信号X_VSLCUTSW1提供至PMOS晶体管PT11的栅极。

开关SW11C在切换信号VSLCUTSW1处于高电平时变为导通(ON(通))并将节点ND14连接至节点ND11(垂直信号线116-11)，并且在切换信号VSLCUTSW1处于低电平时变为非导通(OFF(断))并使得节点ND11和节点ND14处于非导通状态。

开关SW12C根据切换信号VSLCUTSW2和反转信号X_VSLCUTSW2，选择性地将节点ND15连接至节点ND12。

开关SW12C由具有两个端的传输门形成，其中，NMOS晶体管NT12的源极和漏极与PMOS晶体管PT12的源极和漏极彼此连接。

开关SW12C的一端连接至节点ND12，而另一端连接至节点ND15。

在开关SW12C中，将切换信号VSLCUTSW2提供至形成传输门的NMOS晶体管NT12的栅极，并且将切换信号VSLCUTSW2的反转信号X_VSLCUTSW2提供至PMOS晶体管PT12的栅极。

开关SW12C在切换信号VSLCUTSW2处于高电平时变为导通(ON)并将节点ND15连接至节点ND12(垂直信号线116-11)，并且在切换信号VSLCUTSW2处于低电平时变为非导通(OFF)并使得节点ND12和节点ND15处于非导通状态。

开关SW13C根据切换信号VADDSW1和反转信号X_VADDSW1，选择性地将节点ND14与节点ND16连接。

开关SW13C由具有两个端的传输门形成，其中，NMOS晶体管NT13的源极和漏极与PMOS晶体管PT13的源极和漏极彼此连接。

开关SW13C的一端连接至节点ND14，而另一端连接至节点ND16。

在开关SW13C中，将切换信号VADDSW1提供至形成传输门的NMOS晶体管NT13的栅极，并且将切换信号VADDSW1的反转信号X_VADDSW1提供至PMOS晶体管PT13的栅极。

开关SW13C在切换信号VADDSW1处于高电平时变为导通(ON)并将节点ND14连接至节点ND16，并且在切换信号VADDSW1处于低电平时变为非导通(OFF)并使得节点ND14和节点ND16处于非导通状态。

开关SW14C根据切换信号VADDSW2和反转信号X_VADDSW2，选择性地将节点ND16与节点ND17连接。

开关SW14C由具有两个端的传输门形成，其中，NMOS晶体管NT14的源极和漏极与PMOS晶体管PT14的源极和漏极彼此连接。

开关SW14C的一端连接至节点ND16，而另一端连接至节点ND17。

在开关SW14C中，将切换信号VADDSW2提供至形成传输门的NMOS晶体管NT14的栅极，并且将切换信号VADDSW2的反转信号X_VADDSW2提供至PMOS晶体管PT14的栅极。

开关SW14C在切换信号VADDSW2处于高电平时变为导通(ON)并将节点ND16连接至节点ND17，并且在切换信号VADDSW2处于低电平时变为非导通(OFF)并使得节点ND16和节点ND17处于非导通状态。

开关SW15C根据切换信号VADDSW3和反转信号X_VADDSW3，选择性地将节点ND15与节点ND17连接。

开关SW15C由具有两个端的传输门形成，其中，NMOS晶体管NT15的源极和漏极与PMOS晶体管PT15的源极和漏极彼此连接。

开关SW15C的一端连接至节点ND15，而另一端连接至节点ND17。

在开关SW15C中，将切换信号VADDSW3提供至形成传输门的NMOS晶体管NT15的栅极，并且将切换信号VADDSW3的反转信号X_VADDSW3提供至PMOS晶体管PT15的栅极。

开关SW15C在切换信号VADDSW3处于高电平时变为导通(ON)并将节点ND15连接至节点ND17，并且在切换信号VADDSW3处于低电平时变为非导通(OFF)并使得节点ND15和节点ND17处于非导通状态。

开关SW16连接在节点ND14与参考电位VSS之间，其用于在预定定时复位节点ND14。

开关SW16由例如NMOS晶体管NT16形成。

在NMOS晶体管NT16中，漏极连接至节点ND14，源极连接至参考电位VSS，并且栅极连接至控制信号CTL11的供应线。

开关SW17连接在节点ND15与参考电位VSS之间，其用于在预定定时复位节点ND15。

开关SW17由例如NMOS晶体管NT17形成。

在NMOS晶体管NT17中，漏极连接至节点ND15，源极连接至参考电位VSS，并且栅极连接至控制信号CTL12的供应线。

这里，将说明由图16的列输入单元152C在读取所有像素时、在利用一对一加法读取像素时、以及在利用一对三加法读取像素时执行的操作。

图17是在图16的列输入单元中在读取所有像素时的时序图。

图18是在图16的列输入单元中在利用一对一加法读取像素时的时序图。

图19是在图16的列输入单元中在利用一对三加法读取像素时的时序图。

在该示例中的像素阵列单元110中，应用拜耳(Bayer)布置，其中以正方形形状布置像素Gr、Gb、R和B，如图17至图19中所示。

在读取所有像素时，与水平同步信号HSYNC同步地，将开关SW13C、SW14C和SW15C的切换信号VADDSW1、VADDSW2和VADDSW3固定到高电平。

结果，开关SW13C、SW14C和SW15C处于导通状态，并且节点ND14连接至节点ND15。

而且，在读取所有像素时，与水平同步信号HSYNC同步地，切换信号VSLCUTSW1和VSLCUTSW2处于互补电平。

例如，与水平同步信号HSYNC同步地将切换信号VSLCUTSW1设置为相同的高电平，并且，将切换信号VSLCUTSW2设置为低电平。

因此，电容器C11至C14连接至垂直信号线116-11，并且通过电容器C11至C14将被读取到垂直信号线116-11的模拟信号VSL1(执行使用电容器的加法)输入到比较器151-1的读取信号的输入端。

接下来，与水平同步信号HSYNC同步地将切换信号VSLCUTSW1切换至相同的低电平，并且，将切换信号VSLCUTSW2切换至高电平。

因此，电容器C11至C14连接至垂直信号线116-12，并且通过电容器C11至C14将被读取到垂直信号线116-12的模拟信号VSL2(执行使用电容器的加法)输入到比较器151-1的读取信号的输入端。

在利用一对一加法进行读取时，与水平同步信号HSYNC同步地，将开关SW13C和SW15C的切换信号VADDSW1和VADDSW3固定到高电平。将开关SW14C的切换信号VADDSW2固定到低电平。

结果，开关SW13C和SW15C变为导通，而开关SW14C变为非导通。

因此，节点ND14与节点ND16、以及节点ND15与节点ND17连接，而节点ND16与节点ND17处于非导通状态。

而且，在利用一对一加法进行读取时，与水平同步信号HSYNC同步地将切换信号VSLCUTSW1和VSLCUTSW2固定到高电平，并且，开关SW11C和SW12C变为导通。

因此，电容器C11和C13连接至垂直信号线116-11，而电容器C12和C14连接至垂直信号线116-12。

结果，通过电容器C11和C13将被读取到垂直信号线116-11的模拟信号VSL1提供至节点ND13，通过电容器C12和C14将被读取到垂直信号线116-12的模拟信号VSL2提供至节点ND13，并且执行使用电容器的加法。使用电容器的模拟加法的结果是要输入到比较器151-1的读取信号的输入端的根据电容值而获得的加权平均值。

在利用一对三加法进行读取时，与水平同步信号HSYNC同步地将切换信号VSLCUTSW1和VSLCUTSW2固定到高电平，并且，将开关SW11C和SW12C维持在导通状态。

而且，在利用一对三加法进行读取时，与水平同步信号HSYNC同步地将切换信号VADDSW2固定到高电平，并且，将开关SW14C维持在导通状态。

然后，在利用一对三加法进行读取时，与水平同步信号HSYNC同步地，切换信号VADDSW1和VADDSW3处于互补电平。

例如，与水平同步信号HSYNC同步地将切换信号VADDSW3设置为相同的高电平，并且，将切换信号VADDSW1设置为低电平。

此时，节点ND15与节点ND16变为导通，而节点ND14与节点ND16变为非导通。

因此，电容器C11连接至垂直信号线116-11，而电容器C12、C13和C14连接至垂直信号线116-12。

结果，通过电容器C11将被读取到垂直信号线116-11的模拟信号VSL1提供至节点ND13，通过电容器C12、C13和C14将被读取到垂直信号线116-12的模拟信号VSL2提供至节点ND13，并且执行使用电容器的加法。

使用电容器的模拟加法的结果是要输入到比较器151-1的读取信号的输入端的根据电容值而获得的加权平均值。

接下来，与水平同步信号HSYNC同步地将切换信号VADDSW1设置为相同的高电平，并且，将切换信号VADDSW3切换到低电平。

此时，节点ND14与节点ND17变为导通，而节点ND15与节点ND17变为非导通。

因此，电容器C11、C13和C14连接至垂直信号线116-11，而电容器C12连接至垂直信号线116-12。

结果，通过电容器C11、C13和C14将被读取到垂直信号线116-11的模拟信号VSL1提供至节点ND13，通过电容器C12将被读取到垂直信号线116-12的模拟信号VSL2提供至节点ND13，并且执行使用电容器的加法。

使用电容器的模拟加法的结果是要输入到比较器151-1的读取信号的输入端的根据电容值而获得的加权平均值。

不需要新准备用于模拟加法的电容器，而可以使用为自动零或CDS准备的电容器。

自动零是这样的技术：将输出连接至输入端，并且将用于偏置(offset)的电荷存储在电容器中，用以消除用于比较器151-1的放大器的偏置。另外，CDS是通过在复位电平和信号电平处采样两次而消除偏置噪声的技术。

在几乎所有的执行列并行处理的现有图像传感器中，都使用诸如CDS和自动零的技术用于去除各个像素和列中的特性的差异，因此，可以在不增加电路面积的情况下实现加法处理。

例如，可以将图16的列输入单元152C配置为并入了自动零电容器的电路。

在该电路中，将自动零电容器划分为四个，并且，开关SW13C和SW15C用于将电容器分配给模拟信号VSL1和VSL2。另外，如上所述包括用于连接至垂直信号线116-11、116-12的开关SW11C和SW12C。

如上所述，当应用根据本实施例的固态成像装置时，在将像素相加时，相对于现有方法，可以将功耗减小到大约1/2。

在此加法方法中应用诸如自动零和CDS的技术中使用的电容器，因此，与现有的配置相比，不需要增加电路规模。还可以通过由开关等切换电容值来执行具有任意加权的加法。

在本实施例中，同时选择读取线和相邻线中的数据，并且，在通过电容器在列处理单元执行A/D转换之前将所述数据相加之后对所述数据进行A/D转换。也就是，与一般方法相比，A/D转换的次数减少到1/2，结果，仅使用列处理单元的上部分，而不需要使用列处理单元的下部分。

结果，可以实现电路的低功耗。

<3.第二实施例>

图20是示出根据第二实施例的安装有列并行ADC的固态成像装置(CMOS图像传感器)的图。

固态成像装置100A具有通过作为不同系统的a系统(第一系统)和b系统(第二系统)读取奇数列和偶数列的配置。在图20的配置中，应用双侧列结构，其中通过夹在之间的像素阵列单元110将第一系统和第二系统划分为上部分和下部分。

通常，当执行加法处理时，在一条线的读取时间的时段中，将特定线的数据发送至下侧的列处理单元150b，并将相邻的下一条线的数据发送至上侧的列处理单元150a。

随后，在下一条线的读取时间的时段中，将下一条线和再下一条线的数据发送至上侧和下侧的列处理单元。

然后，通过计数器和信号处理单元来执行读取信号的加法。也就是，即使当输出数据速率将最终通过加法降低时，也将A/D转换执行与在读取所有像素的情况下相同的次数。

相反，在固态成像装置100A中，将两个像素信号发送至上侧的列处理单元150a，还将两个像素信号发送至下侧的列处理单元150b，并且分别执行利用电容器的加法，由此将A/D转换的次数减少到1/2。

在此配置中，针对通过利用加法跳过像素信号而获得的像素的数量执行A/D转换就足够，这可以使无加法的状态下的帧频加倍。

而且，在此配置中，还可以通过在一条线的读取时间的时段中将两个像素的信号发送至上侧的列处理单元150a来执行利用电容器的加法，并且可以通过还在下个读取时间的时段中发送两个像素的信号来执行利用电容器的加法。

在此情况下，在加法处理模式中，帧频将与在读取所有像素的情况下相同，然而，不需要使用列处理单元150b，因此，可以停止列处理单元150b的电路的供电，这可以减少在加法处理时的功耗。

可以将该技术应用至像素共享的固态成像装置，即，共享以2×2为单元的像素并具有FD(浮动扩散)的固态成像装置。

在下文中，将通过与一般方法相比来说明本实施例在像素加法中的典型优势。

在下面的说明中，将作为单侧列结构说明具有双侧列结构的列处理配置。

图21是用于说明根据第一实施例的单侧列结构的优点的图。

图22是作为图21的比较示例而示出的图。

图21示意性地示出了应用例如图11或图16的列输入单元的示例，其中使用自动零电容器作为列输入单元152C的四个电容器。

第一列中的R像素和G像素连接至垂直信号线116-11，而第一列中的另一R像素和另一G像素连接至垂直信号线116-12。

相反，在图22中，第一列中的R像素和G像素连接至一条垂直信号线116。

在图21中所示的本实施例的情况下，可以在1H(水平同步)时段中同时读取两个像素、并且可以在使用电容器的加法之后执行A/D转换，这可以实现高速处理。在读取所有像素时，在各个H时段中顺序地读取像素。

在图22的比较示例中，在1H时段中读取R像素并且在2H时段中读取另一个R像素，然后，在A/D转换之后在数字区域中执行加法，因此，难以实现高速性能。

图23是用于说明根据第二实施例的双侧列结构的优点的图。

图24是用于说明根据第二实施例的双侧列结构中、当在每列中布线四条垂直信号线时获得的优点的图。

图25是作为图23的比较示例而示出的图。

而且，在图23和图24中，示意性地示出了应用在例如图11或图16中所示的列输入单元的示例，其中使用自动零电容器作为列输入单元152C的四个电容器。

在图23中所示的本实施例的情况下，可以在1H(水平同步)时段中同时读取两个像素、并且可以在使用电容器的加法之后执行A/D转换，这可以实现高速处理。在读取所有像素时，在各个H时段中顺序地读取像素。

在图23的示例中，在1H时段中将两个R像素同时读取到上侧的列处理单元151a，并且，在下个2H时段中将两个G像素同时读取到上侧的列处理单元151a。

下侧的列处理单元151b处于电路待命状态，并且可以减少功耗。

在图24的示例中，布线四条垂直信号线116-11、116-12、116-13和116-14。

在此情况下，可以通过垂直信号线116-11和116-12将两个R像素同时读取到上侧的列处理单元151a，并且，可以通过垂直信号线116-13和116-14将两个G像素同时读取到下侧的列处理单元151b。也就是，可以在图24的示例中实现同时利用加法读取四个像素，这实现高速处理。

在图25的比较示例中，在1H时段中，将R像素读取到上侧的列处理单元151a，并将G像素读取到下侧的列处理单元151b。接下来，在2H时段中，将另一个R像素读取到上侧的列处理单元151a，并将另一个G像素读取到下侧的列处理单元151b。

然后，在A/D转换之后在数字区域中执行加法，因此，难以执行高速处理。

图26是用于说明根据本实施例的单侧列结构中2×2的像素共享中的优点的图。

图27是作为图26的比较示例而示出的图。

图26示意性地示出应用例如图11或图16的列输入单元的示例，其中使用自动零电容器作为列输入单元152C的四个电容器。

在第一列中，将给定行的共享像素R、Gr、Gb和B连接至垂直信号线116-11，并且将另一行的共享像素连接至垂直信号线116-12。

相反，在图27中，将第一列的共享像素R、Gr、Gb和B连接至一条垂直信号线116。

在图26的示例中，可以在1H(水平同步)时段中同时读取两个像素、并且可以在使用电容器的加法之后执行A/D转换，这实现高速处理。

在图27的比较示例中，在1H时段中读取共享像素，而在2H时段中读取其它共享像素，然后，在A/D转换之后在数字区域中执行加法，因此，难以实现高速处理。

图28是用于说明根据第二实施例的双侧列结构中2×2的像素共享的优点的第一图。

图29是用于说明根据第二实施例的双侧列结构中2×2的像素共享中的优点的第二图。

图30是用于说明根据第二实施例的双侧列结构中2×2的像素共享中的、当在每列中布线四条垂直信号线时获得的优点的图。

图31是作为图28的比较示例而示出的图。

图28至图30也示意性地示出应用例如图11或图16的列输入单元的示例，其中使用自动零电容器作为列输入单元152C的四个电容器。

在图28的示例中，可以在1H(水平同步)时段中同时读取两个像素、并且可以在使用电容器的加法之后执行A/D转换，这实现高速处理。在读取所有像素时，在各个H时段中顺序地读取像素。

在图28和图29的示例中，在1H时段中将两个R像素同时读取到上侧的列处理单元151a，并且，在下个2H时段中将两个G像素同时读取到上侧的列处理单元151a。

因为下侧的列处理单元151b处于电路待命状态，所以可以实现低功耗。

在图29的示例中，可以通过改变每个像素的电容比而容易地实现加权加法。

在图30的示例中，布线四条垂直信号线116-11、116-12、116-13和116-14。

在此情况下，可以通过垂直信号线116-11和116-12将两个R像素同时读取到上侧的列处理单元151a，并且，可以通过垂直信号线116-13和116-14将两个G像素同时读取到下侧的列处理单元151b。也就是，可以实现同时利用加法读取四个像素，这可以实现高速处理。

在图31的比较示例中，在1H时段中，将R像素读取到上侧的列处理单元151a，并将G像素读取到下侧的列处理单元151b。接下来，在2H时段中，将另一个R像素读取到上侧的列处理单元151a，并将另一个G像素读取到下侧的列处理单元151b。

然后，在A/D转换之后在数字区域中执行加法，因此，难以执行高速处理。

图32是示意性地示出在具有加权的加法时的加权概念的第一图。

图33是示意性地示出在具有加权的加法时的加权概念的第二图。

如图32和图33中所示，当在利用加法进行读取时要被读取的各个像素的跳过量(行数)的差不一致时，需要通过具有加权的加法来调节重心。

在图30中所示的示例中，调节是必要的。

如上所述，可以通过根据本实施例的固态成像装置获得下列优点。

根据本实施例，与现有方法相比，在执行像素加法时，可以将功耗减小到大约1/2。还可以以大约加倍的速度执行读取。

因为可以在加法方法中利用自动零技术或CDS技术中使用的电容器，所以，与现有方法相比，不需要增加电路规模。还可以通过由开关地切换电容值来执行具有任意加权的加法。

可以将具有上述优点的固态成像装置应用至数码相机、摄像机等成像设备。

<4.第三实施例(相机系统的配置示例)>

图34是示出根据第三实施例的应用了固态成像装置的相机系统的配置示例的视图。

相机系统200包括可以应用根据本实施例的固态成像装置100/100A的成像装置210，如图34中所示。

相机系统200包括例如透镜220，其作为将入射光(形成对象的像)引入成像装置210的像素区域的光学系统，在成像面上形成入射光(像光)的像。

相机系统200还包括驱动成像装置210的驱动电路(DRV)230、以及处理成像装置210的输出信号的信号处理电路(PRC)240。

驱动电路230包括定时生成器(未示出)，生成各种定时信号，包括起始脉冲和时钟脉冲，用于驱动成像装置210中的电路，其通过给定定时信号驱动成像装置210。

信号处理电路240对成像装置210的输出信号执行给定信号处理。

在诸如存储器的记录介质中记录信号处理电路240中处理的图像信号。通过打印机等硬拷贝记录介质中记录的图像信息。在由液晶显示器等形成的监视器上显示在信号处理电路240中处理的像素信号作为运动画面。

如上所述，可以通过在诸如数码照相机的成像设备上安装作为成像装置210的固态成像装置100/100A，来实现具有高速和高精度的性能的相机。

可以将本公开实施为下列配置。

(1)一种固态成像装置，包括：

像素阵列单元；

列处理单元，包括至少两个存储器、比较器和计数器；以及

参考信号生成单元，被配置为产生参考信号，

其中所述至少两个存储器连接到所述比较器，并且所述至少两个存储器中的至少一个连接到所述参考信号生成单元。

(2)以上(1)中所述的固态成像装置，进一步包括：

列输入单元，被配置为将多条列信号线中的至少一条连接到所述列处理单元的输入。

(3)以上2中所述的固态成像装置，其中所述列输入单元具有开关，被配置为改变所述列处理单元和所述多条列信号线之间的连接状态。

(4)以上3中所述的固态成像装置，其中所述开关被配置为在读取所述像素阵列单元的所有像素时选择性地闭合或断开。

(5)以上3中所述的固态成像装置，其中所述开关被配置为在根据像素相加读取所述像素阵列单元的像素时选择性地闭合或断开。

(6)以上(1)中所述的固态成像装置，其中

所述至少两个存储器包括两个、四个或八个存储器。

(7)以上(6)中所述的固态成像装置，其中

所述至少两个存储器的一半连接到所述参考信号生成单元。

(8)以上(1)中所述的固态成像装置，其中所述列处理单元包括：

上列处理单元，包括至少两个上存储器、上比较器和上计数器；以及

下列处理单元，包括至少两个下存储器、下比较器和下计数器，并且

其中所述像素阵列单元排列在所述上列处理单元与所述下列处理单元之间。

(9)以上(8)中所述的固态成像装置，其中

所述至少两个上存储器连接到所述上比较器，并且所述至少两个上存储器中的至少一个连接到所述参考信号生成单元，并且

所述至少两个下存储器连接到所述下比较器，并且所述至少两个下存储器中的至少一个连接到所述参考信号生成单元。

(10)以上(3)中所述的固态成像装置，其中

所述多个列信号线包括四条列信号线。

(11)一种固态成像装置，包括：

像素阵列单元，包括第一像素和第二像素；

第一列信号线，连接到所述第一像素；

第二列信号线，连接到所述第二像素；

列处理单元，包括比较器和计数器；以及

参考信号生成单元，被配置为生成参考信号，

其中所述比较器的第一输入端经由第一电容器和第一开关连接到所述第一列信号线，

其中所述比较器的所述第一端经由所述第一电容器和第二开关连接到所述第二列信号线，并且

其中所述比较器的第二输入端经由第二电容器连接到所述参考信号生成单元。

(12)以上(11)中所述的固态成像装置，其中所述第一开关和所述第二开关被配置为在读取所述像素阵列单元的所有像素时选择性地闭合或断开。

(13)以上(11)中所述的固态成像装置，其中所述第一开关和所述第二开关被配置为在根据像素相加读取所述像素阵列单元的像素时选择性地闭合或断开。

(14)以上(11)中所述的固态成像装置，其中所述列处理单元包括：

上列处理单元，包括至少两个上存储器、上比较器和上计数器；以及

下列处理单元，包括至少两个下存储器、下比较器和下计数器，并且

其中所述像素阵列单元排列在所述上列处理单元和所述下列处理单元之间。

(15)以上(14)中所述的固态成像装置，其中

所述至少两个上存储器连接到所述上比较器，并且所述至少两个上存储器中的至少一个连接到所述参考信号生成单元，并且

所述至少两个下存储器连接到所述下比较器，并且所述至少两个下存储器中的至少一个连接到所述参考信号生成单元。

(16)以上(11)中所述的固态成像装置，其中所述第一像素和所述第二像素在列方向上相邻。

(17)以上(11)中所述的固态成像装置，其中所述第一像素包括多个共享像素，并且所述第二像素包括多个共享像素。

(18)以上(11)中所述的固态成像装置，其中所述第一开关和所述第二开关中的每一个分别包括p沟道晶体管和n沟道晶体管。

本公开包含与2011年6月3日在日本专利局提交的日本在先专利申请JP2011-125708中所公开的主题有关的主题，并且通过引用将其全部内容合并在此。

本领域技术人员应当理解，可以根据设计需求和其它因素进行各种修改、组合、子组合和改变，只要它们在所附权利要求书或其等价物的范围内。