6中的休眠控制器的操作，其中由总线208在基带收发器106与处理器104之间实现通信。处理器104还运行软件(VCTCX0控制器SW202)以在同时支持不同模式的情况下控制VCTCXO时钟124的脉冲密度调制器(PDM)，如通信总线214所说明。VCTCXO控制器SW 202与休眠SW 200之间的连接说明二者之间出现与何时可关闭和开启VCTCXO相关的交换信息，如图2所说明。
[0028]由于休眠控制器的目标是通过减少移动收发器内的尽可能多的装置的功率消耗而节省功率，所以当前揭示的系统的休眠功能性与收发器100中的各种装置相互作用或对其产生影响。举例来说，如上文所解释，收发器芯片组102内的各种组件经控制以进入休眠模式。举例来说，基带收发器106可包含休眠控制。此外，处理器104实际上也可被置于休眠状态。
[0029]休眠时钟或晶体振荡器126连续运行以在休眠模式期间为收发器100提供低功率、不间断的时钟源。系统时钟124也受休眠功能性的影响。具体来说，在微处理器104上运行的休眠软件200将经由总线216向功率管理芯片204发出控制，而所述功率管理芯片204又控制将功率传递到VCTCXO 124(从而开启和关闭系统时钟128)。如先前所解释，在休眠模式期间关闭高功率消耗时钟124以节省能量。
[0030]支持基带收发器106和附加模式的RF IC 108也受休眠功能性的影响。具体来说，微处理器104可经由总线218(例如串行总线接口)向RF IC 108发出指令。基带接收器114也可经由串行总线220向RF IC 108发出控制信号。
[0031]图2还说明收发器100可包含用户界面(UI) 210，例如键盘、麦克风或其它输入到微处理器的介接设备。类似地，收发器100也可连接到各种外围设备212，例如经由通用串行总线(USB)或其它串行或并行连接。休眠功能性响应于这些输入或通信连接，因为所述输入或连接引起可能要求放弃或重新调度休眠模式的“突然”中断。
[0032]此处请注意，收发器100中的数字逻辑及其它各种装置可与多个时钟体系一起操作，可开启/关闭所述时钟体系以节省功率。可由时钟门控逻辑(未图示)或其它任何合适的开关装置实现开关。如图2中进一步所说明，休眠控制器(即，基带收发器休眠控制器和休眠控制逻辑120)中的每一者从休眠时钟126 (展示为直接接收系统时钟和休眠时钟信号的接收器芯片组112)接收输入。如之前所指出，休眠控制器经配置以在休眠模式期间将其定时切换到低功率休眠时钟126以便节省功率。
[0033]在图2的收发器100中，在流动经由基带接收器112接收的分组数据(例如，经由OFDM系统流动视频)期间，微处理器104(其中系统时钟开启)可继续在收发器100的显示器(未图示)上显示数据。然而，接收器芯片组112仍可通过以下方式在关闭时间期间节省功率:关闭其系统时钟和PLL(例如，禁用时钟，以停用芯片组112中的子块)，并将休眠控制逻辑(120)的时钟源切换成休眠时钟126。在不涉及直接显示在显示器上的实例中，微处理器104也可有进入休眠状态的时间。
[0034]在所揭示的收发器100且特别是接收器芯片组112中，可在接收器芯片组112的各种状态期间激活休眠模式。这些状态中的第一状态是激活状态，其中正在逐突发(例如，在OFDM系统的情况下，一组相邻的有效符号形成突发)地解调经由RF芯片116和ADC118接收的数据。举例来说，在在活动状态下接收信息突发时，例如在正解调接收到的额外开销信息(例如，OFDM开销信息符号)时，或在接收业务或控制信道数据时，可实现休眠模式。另一可实现休眠模式的状态包含深度休眠状态，所述状态是没有待决的请求要接收而仅需周期性的唤醒的待用状态(例如，更新与将广播何种信息相关的信息(例如，节目指南))。
[0035]休眠控制逻辑120的一种功能是在休眠期间当接收器芯片组112不接收信息的有效突发时将功率消耗最小化。归因于接收器芯片组112经设计以接收的突发通信的性质，芯片组112的操作趋向于收缩(即，出现在对应于接收到的信息突发的处理突发中，其中在突发之间存在空闲的处理时间)。在特定系统中(例如OFDM系统)，突发依据有效负载配置可持续约1ms (工作循环的4% )或者更长。由于休眠控制器120的开/关循环与无线装置100中的其它模式之间没有相关性，所以当前揭示的实例包含用于处理器104的独立休眠时间线，其可包含用于收发器102中的多个处理器以及基带接收器芯片组112的单独休眠时间线，但是其也可共用源自VCTCXO时钟124的同一系统时钟。此外，为了防止因微处理器104运行的软件固有的等待时间和接收器芯片组112无法容忍这样的等待时间而导致的问题，已认识到，接收器112的休眠控制使用单独的硬件逻辑(例如120)在接收器112中执行休眠模式将更有效率。
[0036]虽然在特定的所揭示实例中，休眠控制逻辑120针对芯片组112执行单独的休眠时间操作，但逻辑120经配置以与收发器100的各种其它部分介接。这是因为接收器的定时操作与收发器100的其它部件的其它操作相互影响。图3中说明休眠控制逻辑120的示范性实施方案及其交互作用的更加详细的框图。
[0037]如图3所示，休眠控制逻辑120包含休眠核心逻辑300，所述逻辑具有休眠定时器302和系统时间缓冲器304。处理器104经由与处理器104和接收器芯片组112之间的总线308的总线接口 306将休眠定时器302编程。总线308耦合到休眠控制逻辑120中的另一接口 310。休眠寄存器312接着用来将编程信息(例如定时信息)引导到休眠定时器302中，且预先规定逻辑120将在实现休眠时间线时自动执行。
[0038]基带接收器112还包含锁相回路(PLL) 314，其产生系统时钟及其它时钟域或体系。将这些时钟信号馈送到时钟门控逻辑316，所述时钟门控逻辑用于基于从核心逻辑300接收到的时钟禁用信号选择性地开启和关闭不同的时钟域。从图3的所揭示实例中的休眠控制逻辑角度来看，通过时钟门控逻辑316来控制多个时钟体系。这些体系中的第一个体系是主系统时钟体系。接着是次要时钟体系，其在解码器输出缓冲器(图中未展示)的耗尽过程期间使用，此时已经结束突发解调。额外的域包含休眠核心逻辑快时钟体系(Sleep_fast_clk)、休眠控制器核心休眠时钟体系(未图示)以及RF串行接口区块时钟体系(与未图示的串行总线接口 318 —起使用)。
[0039]请注意，微处理器104可经由暂停输入来禁用或启用每个时钟，凌驾于休眠控制器硬件之上。
[0040]如所说明，核心逻辑300经配置以向收发器芯片组102中的中断控制器发出唤醒中断信号(wakeup_int)。请注意，基于来自微处理器104的编程信息动态地确定这个中断，因为唤醒点对于每个休眠模式操作是不同的，且随着突发而改变。
[0041]在操作中，休眠控制逻辑120经由时钟禁用信号来禁用主要和次要系统时钟，以便在休眠模式期间节省能量。休眠核心逻辑300还禁用一个或一个以上锁相回路(PLL) 314，所述回路用来产生系统时钟体系。控制逻辑又在休眠开始前从接收器核心逻辑114接收系统时间同步脉冲(sys_time_en)和确切的定时信息(sys_time_in)，且在休眠完成之前更新(或触发更新)系统时间。微处理器104和休眠控制逻辑120操作经由中断和wakeupjnt而同步，通过中断控制器320将所述中断多路复用为单个收发器GP1信号322。微处理器104(如图3所示)经由接口 306、308和310与控制逻辑120通信。控制逻辑进一步通过串行总线接口 318和几个离散的线介接到RF和ADC芯片116、118，以用于发出直接信号(如开启RF芯片116中的TXCO缓冲器)。
[0042]根据所揭示的实例，使用由微处理器104运行的软件或指令来配置休眠时间线。请注意，软件还可“标记”突发，在此之后可自动开始休眠循环或部分休眠循环。进一步请注意，休眠控制逻辑硬件120用系统时钟(sys_Clk)的大于休眠时钟频率的分辨率来执行休眠和/或部分休眠时间线，以保持最大准确性。
[0043]图4是展示休眠控制逻辑120的定时操作的示范性时序图。因为接收器芯片组112不在休眠模式期间主动地追踪系统时间，所以不更新系统时间计数器。因此，基带接收器114经配置以牢牢地控制休眠时间(S卩，确立下一取样-对准触发信号(sys_time_en)与在唤醒系统时间计数器之后恢复系统时间计数器时脉冲on_line_int信号之间的周期)。当脉冲sys_time_en时知道系统时间，且当脉冲on_line_int时对系统时间作出估计。
[0044]从图4的时间线中可看到，在休眠模式期间关闭VCTCXO 124，且因此还关闭将时钟124用作定时来源的sleep_fast_clock。在休眠周期期间，从下一取样触发之后的第一休眠时钟上升沿开始，将休眠时钟126用于休眠模式期间的定时(例