X274AQ面阵CCD，其有效像素为1600 X 1200，可达到12 fps的最大采集帧率，以及1/1.8寸感光面尺寸。此外，图像传感器还可以采用CMOS图像传感器，C/CS镜头4与CCD成像模块5之间的配合关系为本技术领域人员所熟知，此处不再详述。
[0024]逻辑时序管理图像预处理模块6采用FPGA芯片，主要负责CXD成像模块5的时序控制、图像的采集与传输、图像的曝光、增益等控制、以及数字输入输出接口 8的功能控制。在具体实施时，逻辑时序管理图像预处理模块6采用Altera公司的Cyclone II系列，型号为EP2C35F484C8N的FPGA，具有低成本、低功耗、高性价比等优点。
[0025]所述高速图像处理模块12包括DSP处理器13，所述DSP处理器13采用型号为TMS320DM6467的芯片，所述DSP处理器13分别与RS485总线10、UART接口以及RS232接口 9连接。
[0026]本发明实施例中，DSP处理器13负责图像算法处理、串口通信、RS485总线10的通信、以太网通信以及系统参数配置等功能。DSP处理器13保证了图像处理算法的执行效率，且串口、总线及以太网等部件为一体化智能相机提供了完善的通信手段。可以通过串口查看相机信息，或者通过以太网搭建高速的网络通信，同时还可以通过485总线实现多台相机的组网。DSP处理器13与RTC电路16、EEPROM存储芯片17、FLASH存储器18连接，RTC电路16提供所需的时钟信号，EEPROM存储器17能够进行所需的数据存储。DSP处理器13还通过PHY物理层(开放式系统互连)14与RJ45接口 11连接，以实现与上位机等的网络连接。
[0027]高速图像处理模块12采用的是TI公司的达芬奇(DaVinci ? )处理器TMS320DM6467，主要技术特性为:内置 ARM926EJ-S? RISC和 TMS320C64x+? DSP 两个核；内置On-Chip L2 Cache 128 KB (DSP);内置On-Chip LI Cache 56 KB (ARM9), 64 KB (DSP)；DSP核可达720M的处理能力。且所述DSP处理器13提供了丰富的外部扩展接口，所述外部扩展接口分别为:256MB的32位DDR2内存19、128MB的NAND闪存、提供ATA接口支持IDE硬盘、提供SATA接口支持SATA硬盘、4通道的视频接口(VPIF)、EIA-485 (RS485)接口、USB 2.0高速接口，支持如移动硬盘等外置大容量存储设备以及10MB/100MB/1000MB(IGB)以太网接口。
[0028]CXD成像模块5采集到的原始数据将在FPGA中进行预处理，预处理后的结果经过DSP处理器13的视频接口(VPIF)，并以DMA的方式进入DSP处理器13的DDR2内存19进行识别的过程。
[0029]CCD成像模块5采集原始图像的格式是YUV编码方式。YUV编码的特点是对图像的细节描述详细，图像质量较高，然而代价是数据量较大。在旧式的“相机-上位机”结构中，若是相机向上位机传输YUV数据以供其运行识别算法，则传输负荷较大；若是将图像进行压缩后传输，则压缩算法导致的图像失真无法恢复，并且压缩及解压缩涉及的算法耗时较大，使得系统效率低下。本发明实施例中，将识别算法嵌入到内置DSP处理器13中，既不用考虑传输的负荷，也可保留YUV编码格式。在识别结束后，DSP处理器13可以将识别结果进行适当压缩，例如压缩成数据量非常小的JPEG格式。而后再传输给通讯方(如上位机)，由于识别过程已结束，识别结果不再需要进行识别过程，故压缩导致的失真是可以接受的。
[0030]实际的生产中，相机要面对的是不同的识别任务。可能是一维条形码的识别，也可能是二维码的识别等等。在旧式的“相机-上位机”结构中，相机负责图像的采集及传输，而识别算法需要在上位机中执行，故而对于不同的识别任务，除了需要设计不同的算法外，往往还需要设计不同的上位机结构。
[0031 ] 而本发明实施例中，通过FPGA芯片以及DSP处理器13负责不同的任务，极大地降低了模块间的耦合度。具体的识别算法在DSP处理器13中执行，识别结果按照设定好的协议发送到上位机后，上位机不再需要知道相机中识别过程的具体细节，只需要按照同样的协议解析即可完成工作。更换识别任务，只需要通过更换DSP处理器13中执行的识别算法就可以实现。
[0032]综上所述，采用本发明的结构，可以有效地简化和减轻相机及其通讯方的设计复杂度。
[0033]本发明摒弃传统的“相机-上位机”的结构，将图像识别算法运行在内置于相机的高速数字信号处理器(DSP )中，最大限度地提高系统的效率。
[0034]实现图像采集与图像识别结合的关键在于将图像识别算法从上位机移植到DSP处理器13内，通过FPGA芯片与DSP处理器13结合的图像采集与处理硬件系统结构，能实现图像的前端采集处理以及后端图像识别等过程。
[0035]DSP处理器13将识别的结果则通过网络传输向外发送，通过制定传输协议，任何能解析协议的机器都可以接收并处理识别结果。与传统的“相机-上位机”模式相比，本发明中的一体化智能相机不仅结构极大简化，且只需要修改算法即可让相机满足不同的识别任务，更重要的是降低了相机与通讯方的耦合度。通讯方可以是上位机，也可以是任何可以解析传输协议的机器；通讯方不必知道相机内部的识别细节，只需要阅读并理解相机传输来的数据，适应范围广，安全可靠。
【主权项】
1.一种一体化智能相机，其特征是:包括相机壳体(I)以及位于所述相机壳体(I)内并用于采集图像的图像传感器，所述图像传感器与逻辑时序管理图像预处理模块(6)连接，所述逻辑时序管理图像预处理模块(6)与用于进行图像处理的高速图像处理模块(12)连接，以能将预处理后的图像传输至高速图像处理模块(12)内；逻辑时序管理图像预处理(6)以及高速图像处理模块(12)均位于相机壳体(I)内。
2.根据权利要求1所述的一体化智能相机，其特征是:所述相机壳体(I)的前端设有镜头壳(2)，在所述镜头壳(2)内设有用于对图像采集补光的LED灯以及用于驱动所述LED灯的LED光源控制模块(3)，所述LED光源控制模块(3)采用PWM控制LED灯的工作状态。
3.根据权利要求1所述的一体化智能相机，其特征是:所述图像传感器包括CCD成像模块(5)以及与所述CXD成像模块(5)匹配的C/CS镜头(4)，逻辑时序管理图像预处理模块(6)采用FPGA芯片。
4.根据权利要求3所述的一体化智能相机，其特征是:所述逻辑时序管理图像预处理模块(6 )还与数字输入输出接口( 8 )连接，所述数字输入输出接口( 8 )内包含两路数字输入接口以及两路数字输出接口。
5.根据权利要求1所述的一体化智能相机，其特征是:所述高速图像处理模块(12)包括DSP处理器(13)，所述DSP处理器(13)采用型号为TMS320DM6467的芯片，所述DSP处理器(13)分别与RS485总线(10)、UART接P以及RS232接口(9)连接。
【专利摘要】本发明涉及一种图像采集设备，尤其是一种一体化智能相机，属于工业相机的技术领域。按照本发明提供的技术方案，所述一体化智能相机，包括相机壳体以及位于所述相机壳体内并用于采集图像的图像传感器，所述图像传感器与逻辑时序管理图像预处理模块连接，所述逻辑时序管理图像预处理模块与用于进行图像处理的高速图像处理模块连接，以能将预处理后的图像传输至高速图像处理模块内；逻辑时序管理图像预处理以及高速图像处理模块均位于相机壳体内。本发明结构紧凑，能实现图像采集以及图像识别，提高图像处理的效率，适应范围广，安全可靠。
【IPC分类】H04N5-232, H04N5-225
【公开号】CN104811597
【申请号】CN201510204338
【发明人】班健, 李功燕, 姚益
【申请人】江苏中科贯微自动化科技有限公司
【公开日】2015年7月29日
【申请日】2015年4月27日