个转换模块组成一个从视频处理单元。
[0109]对于图中的5个FPGA芯片，FPGAl_4分别与FPGA5连接，FPGAI与FPGA2、FPGA3连接，FPGA2与FPGA4连接。其中由图中可以看出，由于FPGA3、FPGA4只与其中的一个从处理芯片连接，因此，在本发明实施例中将FPGA2与FPGA4之间的连接、？?641与??6六3的连接可以称为单一连接。
[0110]其中芯片FPGA1-4还对应设置有存储单元DDR23，用于缓存接收到的LDVS信号，以及对接收到的图像进行像素排列调整以适应各从处理芯片的处理需求。
[0111]以下，对图2中的各个连接线做如下解释:
[0112]连接线1:该连接线为HDMI解码器和信号转换器之间的连接线。HDMI解码器将接收到的信号转换成左右两路信号发送到相应的信号转换器。
[0113]连接线2:信号转换器和对应的从处理芯片之间的连线。信号转换器将收到的HDMI解码器的信号转换为LDVS信号后发送到对应的从处理芯片。
[0114]连接线3:从处理芯片和对应的存储单元之间的连线。
[0115]连接线4:主处理芯片和转换器之间的连线。主处理芯片根据各个从处理芯片发送的亮度调节信息生成亮度调节信号，并将该信号经SPI(Serial Peripheral Interface，串行外设接口)接口发送到转换器。
[0116]连接线5:主处理芯片和从处理芯片之间的连线。主处理芯片向从处理芯片发送同步参考图像信号，控制各个从处理芯片同步。
[0117]连接线6:主处理芯片和从处理芯片之间的连线。当从处理芯片准备好后，向主处理芯片发送表示“已准备好”的信号，主处理芯片根据该信号控制各个芯片同时开始工作。
[0118]连接线7:从处理芯片之间的连线。各相连接的从处理芯片之间互相交换图像边缘
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[0119]连接线8:从处理芯片与Tcon (屏驱动板)的连线。
[0120]连接线9:主处理芯片与片上系统(Signal on Chip，S0C)的连线，经该线路主处理芯片接收SOC信号。
[0121]连接线11:主处理芯片和各从处理芯片之间的连线。从处理芯片经该线路向主处理芯片发送各自的亮度调节信息。
[0122]图3和图4分别示出了从处理芯片和主处理芯片的结构。下面结合图3、图4分别描述一下从处理芯片、主处理芯片的处理过程。在对各从处理芯片进行描述时，在此以FPGA3为例进行描述，其他从处理芯片的处理过程相同。
[0123]如图3所示，FPGA3包括:
[0124]第一分辨率调整模块31，用于对接收到的两路分支图像信号进行分辨率调整；
[0125]同步信号接收模块32，用于接收所述主处理芯片的同步参考图像信号；
[0126]图像边缘信息处理模块33，用于接收相连接的从处理芯片发送的图像边缘信息，并向相连接的从处理芯片发送自身的图像边缘信息；
[0127]图像处理模块34，用于结合所述同步参考图像信号、接收到的图像边缘信息对分辨率调整后的信号进行图像增强处理；
[0128]第二分辨率调整模块35，用于对所述进行图像增强处理后的信号进行分辨率调整；
[0129]背光信息处理模块36，用于根据所述第二分辨率调整模块的处理结果向所述主处理芯片发送亮度调节信息；
[0130]存储器37，用于分别存储对应的从视频处理单元接收的两路分支图像信号。
[0131]结合图2和图3，当FPGA3准备好后，接收FPGA5发送的启动工作信号，开始正常工作。此时，经HDMI2.0接口接收图像区域信号。然后，该图像区域信号被送往FPGA3对应的HDMI Decoder 21进行解码。经HDMI Decoder解码后该图像区域信号被分割成左右两路分支图像信号。该两路图像分支信号分别被送往FPGAl对应的其中一个信号转换器和FPGA3对应的其中一个信号转换器。同时，FPGA3对应的另一个信号转换器还接收来自与HDMIDecoder 21相邻的HDMI Decoder的一路分支图像信号。
[0132]结合图3，FPGA3接收的两路分支图像信号经HDMI口接收、解码，信号转换器30转换后转换为LVDS信号。该两路解码后的图像分支信号可被存储到FGPA3对应的存储器DDR3 37中。那么，在此实施例中，FPGA3接收到的是上下排列的两个1920*2160的图像分支信号。两路解码后的图像分支信号(1920*2160*2)经第一分辨率调整模块(Scan Adjust Rx)31按照图5所示的调整方式进行分辨率调整后获得4个480*4320的图像组，同时第一分辨率调整模块获得FPGA3对应的图像边缘信息。由于FPGA3与FPGAl相连接，因此，该图像边缘信息首先经图像边缘信息处理模块33中的缓存器Buffer缓存后、再经发送子模块LVDS TX发送到相连接的FPGAl，同时通过图像边缘信息处理模块33中的接收子模块LVDS RX从相连接的FPGAl接收的图像边缘信息，并将该图像边缘信息在图像边缘信息处理模块33中的缓存器Buffer中缓存。
[0133]同时，FPGA3的同步信号接收模块32中的接收子模块AuroraRX接收主处理芯片FPGA5发送的同步参考图像信号，该同步参考信号是主处理芯片FPGA5将收到的图像信号进行处理的后获得的图像信号，即906*2160的图像组。接着该同步参考信号经同步信号接收模块中的缓存器BUFFER缓存，并经拉伸子模块Up Scaler拉伸至图6所示的4个480*4320的图像组。
[0134]上述接收到的图像边缘信息、同步信号接收模块的输出信号、第一分辨率调整模块的输出信号经分离、融合、选择后送入到将图像处理模块34中的对比度增强子模块“Contrast Enhancer”、RGB处理子模块“RGB_Processor”进行增强图像处理。
[0135]接着，图像处理模块的输出信号发送到第二分辨率调整模块35ScanAdjust Rx按照图7所示的进行分辨率调整。同时，FGPA3还将自身的亮度信息经背光信息处理模块36LVDS TX发送到主处理芯片。最后，FPGA3的输出图像经VBO TX转换成V-By-One标准接口需要的数据形式后发送到对应的TC0N。
[0136]再如图4所示，主处理芯片FPGA5的处理过程如下。所述主处理芯片包括:
[0137]分辨率调整模块41，用于对接收到的两路分支图像信号进行分辨率调整；
[0138]随屏显示OSD模块42，用于将屏幕显示调节信息与所述分辨率调整后的信号进行融合；
[0139]片上系统信号SOC处理模块43，用于接收SOC信号并对所述SOC信号进行转换；
[0140]选择模块44，用于从所述进行融合后的信号和所述转换后的SOC信号中选择其中的一路信号作为所述同步参考图像信号；
[0141]同步信号发送模块45，用于向所述各从处理芯片发送所述同步参考图像信号；
[0142]亮度调节模块46，用于根据所述各从处理芯片发送的亮度调节信息生成亮度调节信号；
[0143]同步处理模块47，用于控制所述各从处理芯片进行同步。
[0144]结合图2所示，开始工作后，主处理芯片FPGA5经HDMI2.0接口接收第一图像信号。然后，该第一图像信号被送往HDMI Decoder进行解码。经HDMI Decoder解码后该第一图像信号被分割成左右两路分支图像信号。该两路图像分支信号分别被送往FPGA5对应的信号转换器。FPGA5接收的两路分支图像信号经信号转换器解码后转换为LVDS信号。
[0145]解码后的信号(1920*2160)在分辨率调整模块41的缓存器Buffer中缓存并被按照图8所示的方式转换成4个960*2160的信号。接着，分辨率调整模块41的输出信号与随屏显示(on-screen display，0SD)模块42的屏幕显示调节信息进行融合。据此，可以实现通过显示在屏幕上的功能菜单达到调整各项参数的目的。
[0146]对于主处理芯片而言，它除了要接收上述的信号外，为了保证电视信号具有较好的声音效果，主处理芯片还需接收来自片上系统信号处理模块43的SOC信号。
[0147]接收到的SOC信号经对应的缓存器Buffer缓存后与上述融合后的信号输入到选择模块MUX44。选择模块MUX从该两路信号中选择一路信号输出并作为同步参考图像信号。该同步参考图像信号经同步信号发送模块45中的发送子模块Aurora TX分别发送到四个从处理芯片。
[0148]同时，亮度调节模块Globa