发光二极管驱动电路与具有其的驱动系统的制作方法
【专利摘要】本发明揭示公开一种发光二极管驱动电路与具有其的驱动系统，其发光二极管驱动电路具有一第一数据储存单元与一第二数据储存单元。第一数据储存单元依据一第一闩锁信号撷取一移位寄存单元的值。第二数据储存单元依据一第二闩锁信号撷取该第一数据储存单元的值。发光二极管驱动电路依据第二数据储存单元中的值与致能信号决定发光二极管的发光时间。驱动系统可以将单一位元所对应的有效时间权重分割为至少两部分，然后使发光二极管驱动电路在单一子周期中根据两个位元的值来驱动发光二极管，藉此提高发光二极管利用率与画面更新率。
【专利说明】发光二极管驱动电路与具有其的驱动系统
【技术领域】
[0001]本发明是有关于一种发光二极管驱动电路，且特别是有关于一种可提高发光二极管利用率(effective rate)与画面更新率(refresh rate)的发光二极管驱动电路与具有其的驱动系统。
【背景技术】
[0002]发光二极管(Light Emitting Diode,简称LED)显示屏产业目前皆以高色阶解析度、高画面刷新率、高LED利用率、高扫描数、多驱动芯片串接颗数及降低成本为发展目标。采用基本款驱动芯片价格较为便宜，但在扫描屏的应用下要达到高色阶解析度、高画面刷新率、高扫描数会造成LED利用率降低及芯片串接颗数变少的缺点。
[0003]基本款的驱动芯片架构会根据数据输入信号与时脉信号闩锁对应于亮度设定值的驱动数据，并根据致能信号决定驱动芯片的驱动时间以调整画素灰阶值。一个完整的源图像换帧周期是由数个子周期组成，每个子周期内扣除不可发光时间，即为有效时间。LED使用率为一源图像换帧周期内的总有效时间所占的百分比，在一源图像换帧周期内之总不可发光时间越长，LED使用率便越低。由于基本款驱动芯片的子周期时间会被驱动芯片输出端数目及芯片串皆颗数所限定，因此随着色阶解析度与刷新率的提高，LED利用率便会大幅降低。
[0004]在现有技术中，以16个驱动输出端与5位元亮度设定值的应用为例，在一个子周期为 8T 的条件下，其 LED 使用率为(1T+2T+4T+8T+16T)/48T=64.6%。
【发明内容】
[0005]本发明的目的在于提供一种发光二极管驱动电路与其驱动系统，其发光二极管驱动电路具有一第一数据储存单元，依据一第一闩锁信号撷取一移位寄存单元的值，一第二数据储存单元，依据一第二闩锁信号撷取该第一数据储存单元的值，并依据该第二数据储存单元的值与一致能信号决定该多个发光二极管的一发光时间，可达到LED高利用率的效果O
[0006]驱动系统可以分割各位元所对应的有效时间权重(effective time weight)为多个子有效时间权重，然后重新组合以在单一源图像换帧周期中形成更多的子周期，可使驱动电路在单一子周期中根据两个位元的值来驱动发光二极管，藉此提高发光二极管利用率与画面更新率。
[0007]本发明实施例提出一种发光二极管驱动电路，适用于驱动至少一发光二极管，包括一移位寄存单元、一第一数据储存单元、一第二数据储存单元与一驱动单元。移位寄存单元用以接收关联于一亮度设定值相关的数据；第一数据储存单元耦接于该移位寄存单元，用以依据一第一闩锁信号撷取该数据；第二数据储存单元耦接于该第一数据储存单元，用以依据一第二闩锁信号撷取该第一数据储存单元的值。驱动单元耦接于该第二数据储存单元，根据该第二数据储存单元所储存的值以及一致能信号决定该多个发光二极管的一发光时间。
[0008]其中，该第一数据储存单元在该第二数据储存单元储存该第一数据储存单元中的数据之前撷取该移位寄存单元中的数据。
[0009]在本发明实施例中，该第二数据储存单元在该驱动单元的的一失能时间中撷取该第一数据储存单元中的数据。
[0010]在本发明实施例中，该失能时间可直接以该致能信号的一逻辑电平的时间来定义，或是该致能信号的一逻辑电平经过延迟后的时间来定义，或是该致能信号的一逻辑电平经过延长或缩短后的时间来定义。
[0011]在本发明实施例中，其中该第二闩锁信号是根据该致能信号产生，且该第二闩锁信号在该致能信号所造成的该失能时间中致能，使该第二数据储存单元在该失能时间中撷取该第一数据储存单元中的数据。
[0012]在本发明实施例中，该第二闩锁信号可等于该致能信号。
[0013]在本发明实施例中，上述发光二极管驱动电路更包括一第二闩锁信号产生单元，耦接于第二数据储存单元，该第二闩锁信号产生单元根据该致能信号输出该第二闩锁信号至该第二数据储存单元，使该第二数据储存单元撷取该第一数据储存单元的值。
[0014]在本发明实施例中，上述发光二极管驱动电路更包括一第二闩锁信号产生单元，耦接于第二数据储存单元，该第二闩锁信号产生单元根据该致能信号与该第一闩锁信号的组合输出该第二闩锁信号至该第二数据储存单元，使该第二数据储存单元撷取该第一数据储存单元的值。
[0015]在本发明实施例中，上述发光二极管驱动电路更包括一第二闩锁信号产生单元，耦接于第二数据储存单元，该第二闩锁信号产生单元根据该致能信号与一时脉信号的组合输出该第二闩锁信号至该第二数据储存单元，使该第二数据储存单元撷取该第一数据储存单元的值。
[0016]在本发明实施例中，上述发光二极管驱动电路更包括一第二闩锁信号产生单元，耦接于第二数据储存单元，该第二闩锁信号产生单元根据该第一闩锁信号与一时脉信号的组合输出该第二闩锁信号至该第二数据储存单元，使该第二数据储存单元撷取该第一数据储存单元的值。
[0017]在本发明实施例中，其中该驱动单元包括至少一逻辑门与一驱动输出电路，该逻辑门的输入端耦接于该致能信号与该第二数据储存单元的输出，该逻辑门的输出端耦接该驱动输出电路。
[0018]本发明实施例另提出一种发光二极管的驱动系统，包括一控制单元与上述发光二极管驱动电路。控制单元用以输出一致能信号与关联于一亮度设定值的数据。发光二极管驱动电路耦接于该控制单元，根据控制单元所输出的致能信号与该亮度设定值相关的数据决定发光二极管的发光时间。
[0019]在本发明实施例中，其中该控制单元尚可输出该第一闩锁信号与一时脉信号至该发光二极管驱动电路。
[0020]综上所述，本发明的发光二极管驱动电路具有两个串接的数据储存单元，并且依照时序闩锁亮度设定值以供驱动单元驱动发光二极管。本发明的电路架构适用于多段式驱动或是多扫的电路驱动模式，藉此可以增加发光二极管利用率。[0021]为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
【专利附图】
【附图说明】
[0022]图1A绘示本发明第一实施的发光二极管的驱动系统示意图。
[0023]图1B绘示本发明第一实施例的闩锁信号产生单元示意图。
[0024]图2绘示本发明第一实施的发光二极管的驱动系统示意图。
[0025]图3A绘示本发明第一实施例的第二闩锁信号产生单元的电路示意图。
[0026]图3B绘示本发明第一实施例的第二闩锁信号的信号波形图。
[0027]图4A绘示本发明另一实施例的第二闩锁信号产生单元的电路示意图。
[0028]图4B绘示本发明第一实施例的第二闩锁信号的信号波形图。
[0029]图4C绘示图4A的电路示意图。
[0030]图5A绘示本发明另一实施例的第二闩锁信号产生单元的电路示意图。
[0031]图5B绘示本发明第一实施例的第二闩锁信号的信号波形图。
[0032]图5C绘示本发明第一实施例的第二闩锁信号产生单元的电路图。
[0033]图绘示本发明另一实施例的第二闩锁信号产生单元的电路示意图。
[0034]图5E绘示本发明第一实施例的第二闩锁信号的信号波形图。
[0035]图5F绘示本发明第一实施例的第二闩锁信号产生单元的电路图。
[0036]图6绘示本发明第二实施例的发光二极管驱动电路图。
[0037]图7绘示本发明实施例的亮度设定值的切割示意图。
[0038]图8绘示本发明实施例的亮度设定值的组合示意图。
[0039]图9绘示本发明实施例的信号波形图。
[0040]其中，附图标记说明如下:
[0041]驱动系统:100;
[0042]控制单元:110;
[0043]发光二极管驱动电路:120 ;
[0044]移位寄存单元:122;
[0045]第一数据储存单元:124 ;
[0046]第二数据储存单元:126 ；
[0047]驱动单元:128;
[0048]闩锁信号产生单元:140 ；
[0049]第二闩锁信号产生单元:240 ；
[0050]与门:410;
[0051]反相器:420;
[0052]发光二极管驱动电路:620 ；
[0053]移位寄存单元:622 ；
[0054]第一数据储存单元:624 ；
[0055]第二数据储存单元:626 ；
[0056]驱动单元:628 ；[0057]D 型触发器:621、631、641 ；
[0058]与门:651;
[0059]驱动输出电路:652;
[0060]电压电平调整电路:611?614 ;
[0061]缓冲器:615;
[0062]反相器:616;
[0063]驱动单元:628 ；
[0064]子周期:901;
[0065]脉冲:911、912、921、931、932；
[0066]致能信号:EN ；
[0067]数据输入信号:DIN ；
[0068]数据输出信号:D0UT ；
[0069]H锁信号:LAT ；
[0070]第一闩锁信号:LAT1 ；
[0071]第二闩锁信号:LAT2 ；
[0072]输出端:0UT_1?0UT_P；
[0073]时脉信号:DCK ；
[0074]有效时间单元:Tstep ；
[0075]位元:D[1]?D[5];
[0076]源图像换巾贞周期:TcycIe ；
[0077]子周期:Tsub；
[0078]触发器的输入端:D ；
[0079]触发器的输出端:Q ；
[0080]触发器的时脉输入端:CLK。
【具体实施方式】
[0081]在下文中，将通过图式说明本发明的实施例来详细描述本发明，而图式中的相同参考数字可用以表示类似的元件。
[0082]〔第一实施例〕
[0083]请参照图1A，其绘示本发明第一实施例的发光二极管的驱动系统示意图。驱动系统100包括控制单元110与发光二极管驱动电路120，控制单元110耦接于发光二极管驱动电路120，并且输出致能信号EN与数据输入信号DIN至发光二极管驱动电路120。发光二极管驱动电路120根据致能信号EN与数据输入信号DIN驱动发光二极管，用以产生色阶变化。控制单元110例如为发光二极管显示屏的控制器，可用来处理与输出显示数据，也可以提供数据闩锁信号(如LAT1、LAT2)或时脉信号至发光二极管驱动电路120。依照不同的芯片规格与设计需求，控制单元110可具有不同的功能，本实施并不受限。
[0084]发光二极管驱动电路120例如为发光二极管的驱动芯片，主要用来提供驱动电流以驱动发光二极管。发光二极管驱动电路120可以利用电流大小或电流输出时序来调整发光二极管所产生的色阶(亮度)。控制单元110与发光二极管驱动电路120可以经由印刷电路板或信号线连接，本实施例不限制控制单元110与发光二极管驱动电路120之间的连接关系或方式。
[0085]发光二极管驱动电路120包括移位寄存单元122、第一数据储存单元124、第二数据储存单元126与驱动单元128。移位寄存单元122用以接收关联于一亮度设定值的数据(即数据输入信号DIN)。第一数据储存单元124耦接于移位寄存单元122，用以依据一第一闩锁信号LATl撷取(capture)位于移位寄存单元的值，也就是闩锁位于移位寄存单元的值。第二数据储存单元126耦接于第一数据储存单元124，用以依据一第二闩锁信号LAT2撷取位于第一数据储存单元124中的值。驱动单元128耦接于第二数据储存单元126，依据第二数据储存单元126所储存的值以及致能信号EN决定发光二极管的发光时间。发光二极管耦接于驱动单元128的输出端0UT_f 0UT_P。
[0086]在本实施例中，第一数据储存单元124与第二数据储存单元126例如为数据闩锁电路，例如由:R_S触发器(flip-flop)、D型触发器、T型触发器、JK触发器、D型闩锁器(Dlatch)等触发器或闩锁器构成，但本实施例不受限。第一数据储存单元124与第二数据储存单元126的数据闩锁时序不同，其中第一数据储存单元124会在第二数据储存单元126撷取(或称为闩锁)第一数据储存单元124中的数据之前撷取移位寄存单元122中的数据。换句话说，第一闩锁信号LATl的触发时序会早于第二闩锁信号LAT2。举例来说，若第一数据储存单元124与第二数据储存单元126为正缘触发的闩锁电路，则对闩锁同一笔数据而言，第一闩锁信号LATl的正缘信号会早于第二闩锁信号LAT2的正缘信号。
[0087]在本实施例中，第一円锁信号LATI与第二円锁信号LAT2可以由多种方式产生。举例来说，第一闩锁信号LATl与第二闩锁信号LAT2可由控制单元110提供，也可以由发光二极管驱动电路120本身产生。换句话说，第一闩锁信号LATl与第二闩锁信号LAT2可由外部电路提供给发光二极管驱动电路120使用，也可以由发光二极管驱动电路120的内部电路产生。请参照图1B，图1B绘示本发明第一实施例的闩锁信号产生单元示意图。发光二极管驱动电路120可以包括一闩锁信号产生单元140，耦接于第一数据储存单元124与第二数据储存单兀126,根据円锁信号LAT与时脉信号CLK的组合输出第一円锁信号LATl至第一数据储存单元124与第二闩锁信号LAT2至第二数据储存单元126。其中，时脉信号CLK可由控制单元110提供，而闩锁信号LAT则可由发光二极管驱动电路120的内部电路产生或是由控制单元110提供。
[0088]另外，发光二极管驱动电路120也可以仅包括一第二闩锁信号产生单元240以产生第二闩锁信号LAT2，如图2所示。图2绘示本发明第一实施的发光二极管的驱动系统示意图。第二闩锁信号产生单元240耦接于第二数据储存单元126，用以产生第二闩锁信号LAT2。
[0089]请同时参考图3A、图3B，图3A绘示本发明第一实施例的第二闩锁信号产生单元的电路示意图；图38绘示本发明第一实施例的第二闩锁信号的信号波形图。第二闩锁信号产生单元240可以根据致能信号EN来产生第二闩锁信号LAT2，例如在每一次致能信号EN产生上升缘时，对应产生一次第二闩锁信号LAT2的脉冲，如图3B所示。在本实施例中，当致能信号EN为逻辑高电位时，驱动单元128的输出失能，不会输出电流去驱动所连接的发光二极管。因此，当致能信号EN切换至逻辑高电位时，表示致能信号EN使驱动单元128处于一失能时间，在此失能时间内，第二数据储存单元126可以根据第二闩锁信号LAT2的上升缘来撷取(闩锁)第一数据储存单元124中的数据(值)以提供驱动单元128在下一个驱动周期使用。
[0090]值得注意的是，驱动单元128的失能时间是由致能信号EN决定，但驱动单元128的失能时间与致能信号EN的失能时间(例如逻辑高电位)可以不同时发生，其长度也可以不相同。因为电路延迟或是设计需求，可以使驱动单元128的失能时间是在致能信号EN失能后一段时间才发生。驱动单元128的失能时间也可以利用调整为电路需求的时间长度，不受限于制能信号EN的致能时间长度。驱动单元128的失能时间也可以直接以致能信号的一逻辑电平的时间来定义，或是致能信号的逻辑电平经过延迟后的时间来定义，或是致能信号的逻辑电平经过延长或缩短后的时间来定义。
[0091]值得注意的是，第一数据储存单元124会在第二数据储存单元126撷取第一数据储存单元124中的数据之前撷取移位寄存单元122中的数据以进行数据更新。换言之，第一数据储存单元124可以当作第二数据储存单元126的数据寄存区，事先去撷取驱动单元128在下一周期所需的驱动数据，以让第二数据储存单元126可以在驱动单元128失能或是进行画面插黑时，自第一数据储存单元124中撷取下一周期所需的数据。
[0092]以信号的角度来说，第二闩锁信号LAT2可根据致能信号EN产生，且第二闩锁信号LAT2在致能信号EN所造成的失能时间中致能，使第二数据储存单元126在失能时间中撷取第一数据储存单元122中的数据。在本实施例中，第一闩锁信号LATl在第二闩锁信号LAT2的两个相邻的致能脉冲(或是致能的电平)中，至少会产生一次致能脉冲(或致能的电平)，使第一数据储存单元122更新数据。
[0093]请同时参考图4A、图4B，图4A绘示本发明另一实施例的第二闩锁信号产生单元的电路示意图；图48绘示本发明第一实施例的第二闩锁信号的信号波形图。第二闩锁信号产生单元240也可以根据致能信号EN与第一闩锁信号LATl的组合来产生第二闩锁信号LAT2。例如，在第一闩锁信号LATl为低电位时，使第二闩锁信号LAT2等于致能信号EN，在第一R锁信号LATl为高电位时,使第二円锁信号LAT2等于低电位。
[0094]请参考图4C，图4C绘示图4A的电路示意图。第二闩锁信号产生单元240可以由与门410与反相器420构成,反相器420 I禹接于与门410的输入端与第一円锁信号LATl之间，而与门410的另一输入端则耦接于致能信号EN。与门410的输出端则用以输出第二闩锁信号LAT2。图4C为第二円锁信号产生单兀240多种实施方式中的一种,但本实施例不限制于此。
[0095]另外，在发明另一实施例中，第二数据储存单元126撷取第一数据储存单元124可以与致能信号EN无关，也就是说，第一数据储存单元124仅需在第二数据储存单元126撷取第一数据储存单元124中的数据之前撷取移位寄存单元122中的数据即可。
[0096]请同时参考图5A、图5B与图5C,图5A绘不本发明另一实施例的第二円锁信号产生单元的电路示意图；图5B绘示本发明第一实施例的第二闩锁信号的信号波形图；图5C绘示本发明第一实施例的第二闩锁信号产生单元的电路图。第二闩锁信号产生单元240也可以根据一时脉信号DCK与致能信号EN的组合来产生第二闩锁信号LAT2。例如，在时脉信号DCK为高电位时，使第二闩锁信号LAT2等于致能信号EN，在时脉信号DCK为低电位时，使第二闩锁信号LAT2等于低电位。
[0097]时脉信号DCK例如是由控制单元110输出至移位寄存单元122的时脉信号。移位寄存单元122根据时脉信号DCK移位与储存数据输入信号DIN。图5C为第二闩锁信号产生单元240多种实施方式中的一种，但本实施例不限制于此。第二闩锁信号产生单元240可由与门410构成，其输入端分别耦接致能信号EN与时脉信号DCK，其输出端输出第二闩锁信号 LAT2。
[0098]请同时参考图5D、图5E，图绘示本发明另一实施例的第二闩锁信号产生单元的电路示意图；图5E绘示本发明另一实施例的第二闩锁信号的信号波形图；图5F绘示本发明第一实施例的第二闩锁信号产生单元的电路图。第二闩锁信号产生单元240也可以根据一时脉信号DCK与第一闩锁信号LATl的组合来产生第二闩锁信号LAT2。例如，在时脉信号DCK为高电位时,使第二円锁信号LAT2等于第一円锁信号LAT1,在时脉信号DCK为低电位时，使第二闩锁信号LAT2等于低电位。时脉信号DCK例如是由控制单元110输出至移位寄存单元122的时脉信号。移位寄存单元122根据时脉信号DCK移位与储存数据输入信号DIN0图5F为第二円锁信号产生单兀240多种实施方式中的一种,但本实施例不限制于此。第二R锁信号产生单兀240可由与门410构成,其输入端分别I禹接时脉信号DCK与第一円锁信号LAT1,其输出端输出第二円锁信号LAT2。
[0099]此外，当所使用的控制单元110与发光二极管驱动电路120的操作电压不同时，上述图1与图2中的发光二极管驱动电路120可包括电压电平转换电路或缓冲器，用以转换致能信号EN与数据输入信号DIN的电压电平，使其电压电平符合发光二极管驱动电路120的操作需求。电压电平转换电路或缓冲器可依照设计需求设置或不设置，本实施例不受限制。
[0100]〔第二实施例〕
[0101]上述发光二极管驱动电路120可以有不同的实施方式，请参照图6，图6绘示本发明第二实施例的发光二极管驱动电路图。发光二极管驱动电路620包括移位寄存单元622、第一数据储存单元624、第二数据储存单元626与驱动单元628。其中移位寄存单元622由多个边缘触发D型触发器(edge-trigger D flip-flop) 621 (例如P个边缘触发D型触发器621，P为正整数)串接组成，依据一时脉信号DCK将与亮度设定值相关的数据传递至移位寄存单元622。时脉信号DCK可由控制单元110输出至发光二极管驱动电路620。
[0102]第一数据储存单元624由多个边缘触发D型触发器631并列组成，依据第一闩锁信号LATl储存移位寄存单元622中的数据(值)。第二数据储存单元626由多个边缘触发D型触发器641组成，依据致能信号EN撷取第一数据储存单元624中的数据。驱动单元628可以由多个逻辑门与驱动输出电路组成，例如P个与门651与驱动输出电路652。
[0103]与门651的输入端分别接收反相的致能信号EN与第二数据储存单元626的输出。多个与门651的输出端分别耦接于驱动输出电路652，依据致能信号EN与第二数据储存单元626的输出决定驱动输出电路652是否驱动发光二极管。由图6可知，当致能信号EN为逻辑低电位且第二数据储存单元230的输出为逻辑高电位(逻辑I)时，与门651的输出才能致能，使驱动输出电路652输出电流。驱动输出电路652例如为定电流输出，可以输出定电流以驱动耦接于输出端0UT_f 0UT_P发光二极管。
[0104]上述D型触发器621、631、641分别具有输入端D、输出端Q与时脉输入端CLK，其输出端Q的值会依照时脉输入端CLK所接收到的时脉信号随着输入端D的值而变，本【技术领域】技术人员应可推知其D型触发器的作动方式，在此不加累述。[0105]发光二极管驱动电路620可包括多个电压电平调整电路6lf 614，分别用以转换时脉信号DCK、数据输入信号DIN、第一闩锁信号LATl与致能信号EN的电压电平。其中，电压电平转换电路614用以转换致能信号EN以产生第二闩锁信号LAT2。因此，电压电平转换电路614也可视为上述图2中的第二円锁信号产生单兀240的其中一种实施方式。发光二极管驱动电路620可包括缓冲器615，用以转换移位寄存单元210的输出，即数据输出信号DOUT的电压电平，以符合下一级电路的操作需求。上述电压电平调整电路611飞14例如是史密斯触发器，但本实施例不限制于此。发光二极管驱动电路620可包括一反相器616，耦接于电压电平调整电路614与驱动电路628之间，用以转换致能信号EN的电压电平。第二数据储存单元626耦接于电压电平调整电路614的输出以接收第二闩锁信号LAT2。
[0106]在上述实施例中，本发明的驱动系统100具有两个数据储存单元124、126，因此可以在驱动时，驱动系统100可对各位元的有效时间权重进行分割，然后在单一子周期中利用两个位元的值来驱动发光二极管，藉此，提高发光二极管的利用率(effective rate)。
[0107]以一控制单元110控制一具有16个驱动输出端的发光二极管驱动电路120且亮度设定值为5位元为例说明。每个输出端0UT_f0UT_16与亮度设定值相关的数据的关系以二维数组表示。CH[16:1]D[5:1]表示16个驱动输出端所要个别驱动的5位元亮度设定值，由于本发明的驱动电路120具有第二数据储存单元126与第二闩锁信号LAT2，因此可以将三个第一闩锁信号LATl的下降缘视为一个子周期。
[0108]一个子周期内的两个第一闩锁信号LATl的脉冲会依序储存CH[16:l]D[i]与CH[16: l]D[j]，其中i与j皆为小于或等于5的正整数，由于一个子周期可以处理亮度设定值的两个位元，因此可先将亮度设定值每个位元所对应的有效时间分割并重新组合如图7与图8所示，以重新安排有效时间与不可发光时间。图7绘示本发明实施例的亮度设定值的切割示意图。图8绘示本发明实施例的亮度设定值的组合示意图。Tstep表示一个有效时间单元，举例来说，第一个位元为I个有效时间单元Tst印，第二个位元为2个有效时间单元Tst印；第三个位元为4个有效时间单元Tst印，依此类推。各位元的有效时间，各位元适当的切割份数，表示将单一位元所对应的有效时间分割为多个部分，可分别配置在不同的子周期中。各位元适当切割后的有效时间，表示依照分割份数进行分割后，每份有效时间的长度。
[0109]请同时参考图2、图6与图9，图9绘示本发明实施例的信号波形图。数据输入信号DIN表示控制单元110所输出的亮度设定值(数据)，每笔亮度设定值为5位元，CH[16:1]表示16个通道，而D [5]表示亮度设定值第5个位元的值，其余依此类推。第一数据储存单元124与第二数据储存单元126皆以正缘触发为例说明。数据输入信号DIN会先被储存于移位寄存器122之中，然后依序被闩锁至第一数据储存单元124与第二数据储存单元126中。
[0110]如图9所示，第一闩锁信号LATl的脉冲911位于第二闩锁信号LAT2的脉冲931之前，让第一数据储存单元124在第二数据储存单元126之前进行第I位元D [I]的数据撷取(闩锁)。第二闩锁信号LAT2的脉冲931是根据致能信号EN的脉冲921产生。在脉冲921的高电位期间，驱动单元128会停止输出电流去驱动发光二极管。在此段脉冲921的高电位期间中，表示致能信号EN使驱动单元失能，驱动单元128停止驱动发光二极管，输出不会受第二数据储存单元126内所储存的值影响，因此发光二极管驱动电路120可以在此段时间内更新第二数据储存单元126内的值。所以，第二闩锁信号产生单元240会产生第二闩锁信号LAT2的脉冲931，使第二数据储存单元126进行数据撷取。同理，第一闩锁信号LATl的脉冲912位于第二闩锁信号LAT2的脉冲932之前，让第一数据储存单元124在第二数据储存单元126之前进行第5位元D[5]的数据撷取。
[0111]值得注意是，本实施例的第一数据储存单元124与第二数据储存单元126可以根据闩锁信号的上升缘、下降缘或电平来进行闩锁动作，本实施例并不受限。依照不同的触发条件，其信号波形会对应调整，经由上述实施例的揭示，本【技术领域】技术人员应可轻易推知其信号波形，在此不加累述。
[0112]由图9可知,Tcycle表示一个源图像换巾贞周期,其包括多个子周期(Tsub)。在本实施例中，一个子周期Tsub的有效时间对应于两个位元的值，也就是说，驱动单元128会根据两个位元的值，在一个子周期Tsub中决定发光二极管的发光时间。在本实施例中，Tcycle的长度等于36个有效时间单元Tst印(以36T表示)，而个别位元则依照位元顺序与分割的份数分别具有不同时间长度(以T、2T、4T、8T表示)。脉冲931使第二数据储存单元126闩锁第I位元D [I]的值，而脉冲932则使第二数据储存单元126闩锁第5位元D [5]的值。
[0113]在子周期901，其时间长度等于12个有效时间单元Tst印(以12Τ表示)。在子周期901中，脉冲931与脉冲932使第二数据储存单元126依序闩锁第I位元D [I]与第5位元D [5]的值，以供驱动单元128使用。
[0114]由于本实施例具有两个数据储存单元124、126，因此在子周期901中，第一数据储存单元124可以预先储存D[5]的位元值，而第二数据储存单元126可以储存D[l]的位元值，以供驱动单元128在子周期901中驱动发光二极管。在仅具有单一数据储存单元的电路架构中，其驱动电路仅能在单一子周期中提供一个位元的值，因此无法做到提高LED利用率的效果。若系统要在单一子周期中使用两个位元的值，则需要配合致能信号EN的时序调整数据输入信号DIN的时序，这会提高控制单元110在信号处理上的复杂度。
[0115]在上述实施例中，通过数据储存单元124、126的寄存功能，驱动单元128可在单一子周期中取得两个位元的值，并且不会受到数据输入信号DIN的传输速度的影响。如图9所示，数据输入信号DIN是依照一定的传输速率来传输数据，控制单元110不需要因为致能信号EN的驱动时序而调整数据输入信号DIN的传输速度。通过本发明的发光二极管驱动电路120的电路架构，发光二极管的驱动系统100可以增加单一子周期中的有效发光时间，藉此提高LED利用率。
[0116]完整的源图像换帧周期Tcycle是由数个子周期组成，每个子周期内扣除对应的有效时间即为不可发光时间(以off表示)，LED使用率为一源图像换帧周期Tcycle内总有效时间所占的百分比，在一源图像换帧周期Tcycle内之总不可发光时间越长，LED使用率便越低，由于基本款驱动芯片的子周期时间会被驱动芯片输出端数目及芯片串皆颗数所限定，因此随着色阶解析度与刷新率的提高，LED利用率便会大幅降低。
[0117]图9显示16个驱动输出端与5位元亮度设定值的应用下，一完整的源图像换帧周期Tcycle内的时脉信号(DCK)、数据输入信号(DIN)、第一数据闩锁信号(LATl)与致能信号(EN)的时序图。此应用下LED使用率为(9T+10T+12T)/36T=86.1%。
[0118]综合上述，由于本发明的发光二极管驱动电路具有两个数据储存单元以在一个子周期中更新两笔位元的数据以驱动发光二极管，藉此可以有效缩短一个子周期内的不可发光时间，因此LED利用率可以大幅的提升。
[0119]虽然本发明的实施例已揭示如上，然本发明并不受限于上述实施例，任何所属【技术领域】中技术人员，在不脱离本发明所揭示的范围内，当可作些许的更动与调整，因此本发明的保护范围应当以所附的申请专利权利要求范围所界定者为准。
【权利要求】
1.一种发光二极管驱动电路，适用于驱动至少一发光二极管，其特征在于，包括: 一移位寄存单元，用以接收关联于一亮度设定值相关的数据； 一第一数据储存单元，耦接于该移位寄存单元，依据一第一闩锁信号撷取该移位寄存器中的数据； 一第二数据储存单元，耦接于该第一数据储存单元，依据一第二闩锁信号撷取该第一数据储存单元中的数据；以及 一驱动单元，耦接于该第二数据储存单元，根据该第二数据储存单元所储存的值以及一致能信号决定该多个发光二极管的一发光时间； 其中，该第二数据储存单元在该驱动单元的一失能时间中撷取该第一数据储存单元中的数据，该第一数据储存单元在该第二数据储存单元撷取该第一数据储存单元中的数据之前撷取该移位寄存单元中的数据。
2.如权利要求1所述的发光二极管驱动电路，其特征在于，该第二闩锁信号是根据该致能信号产生，且该第二闩锁信号在该失能时间中致能，使该第二数据储存单元在该失能时间中撷取该第一数据储存单元中的数据。
3.如权利要求1所述的发光二极管驱动电路，其特征在于，该第二数据储存单元是由P个边缘触发D型触发器组成并依据该第二闩锁信号的上升缘或下降缘撷取该第一数据储存单元中的数据，P为正整数。
4.如权利要求1所述的发光二极管驱动电路，其特征在于，该第二数据储存单元是由P个D型闩锁器组成并依据该第二闩锁信号的电平撷取该第一数据储存单元的数据，P为正整数。
5.如权利要求1所述的发光二极管驱动电路，其特征在于，该发光二极管驱动电路更包括: 一第二 R锁信号产生单元，耦接于第二数据储存单元，该第二 R锁信号产生单元根据该致能信号输出该第二闩锁信号至该第二数据储存单元，使该第二数据储存单元撷取该第一数据储存单元中的数据。
6.如权利要求1所述的发光二极管驱动电路，其特征在于，该发光二极管驱动电路更包括: 一第二 R锁信号产生单元，耦接于第二数据储存单元，该第二 R锁信号产生单元根据该致能信号与该第一闩锁信号的组合输出该第二闩锁信号至该第二数据储存单元，使该第二数据储存单元撷取该第一数据储存单元中的数据。
7.如权利要求1所述的发光二极管驱动电路，其特征在于，该发光二极管驱动电路更包括: 一第二 R锁信号产生单元，耦接于第二数据储存单元，该第二 R锁信号产生单元根据该致能信号与一时脉信号的组合输出该第二闩锁信号至该第二数据储存单元，使该第二数据储存单元撷取该第一数据储存单元中的数据。
8.如权利要求1所述的发光二极管驱动电路，其特征在于，该发光二极管驱动电路更包括: 一第二 R锁信号产生单元，耦接于第二数据储存单元，该第二 R锁信号产生单元根据该第一闩锁信号与一时脉信号的组合输出该第二闩锁信号至该第二数据储存单元，使该第二数据储存单元撷取该第一数据储存单元中的数据。
9.如权利要求1所述的发光二极管驱动电路，其特征在于，该第一数据储存单元是由P个边缘触发D型触发器组成并依据该第一闩锁信号的上升缘或下降缘撷取该移位寄存单元中的数据，P为正整数。
10.如权利要求1所述的发光二极管驱动电路，其特征在于，该第一数据储存单元是由P个D型闩锁器组成并依据该第一闩锁信号的电平撷取该第一数据储存单元中的数据，P为正整数。
11.如权利要求1所述的发光二极管驱动电路，其特征在于，该第一R锁信号是由一外部电路提供。
12.如权利要求1所述的发光二极管驱动电路，其特征在于，该第一闩锁信号是由一内部电路产生。
13.如权利要求1所述的发光二极管驱动电路，其特征在于，该驱动单元包括至少一逻辑门与一驱动输出电路，该逻辑门的两个输入端分别耦接于该致能信号与该第二数据储存单元的输出，该逻辑门的输出端耦接该驱动输出电路。
14.如权利要求1所述的发光二极管驱动电路，其特征在于，该驱动单元的该失能时间是由该致能信号决定。
15.—种发光二极管的驱动系统,其特征在于,包括: 一控制单元，用以输 出一致能信号与关联于一亮度设定值的数据；以及 一发光二极管驱动电路，耦接于该控制单元，该发光二极管驱动电路包括: 一移位寄存单元，用以接收关联于一亮度设定值相关的数据； 一第一数据储存单元，耦接于该移位寄存单元，依据一第一闩锁信号撷取该移位寄存器中的数据； 一第二数据储存单元，耦接于该第一数据储存单元，依据一第二闩锁信号撷取该第一数据储存单元中的数据；以及 一驱动单元，耦接于该第二数据储存单元，根据该第二数据储存单元所储存的值以及一致能信号决定多个发光二极管的一发光时间； 其中，该第二数据储存单元在该驱动单元的一失能时间中撷取该第一数据储存单元中的数据，该第一数据储存单元在该第二数据储存单元撷取该第一数据储存单元中的数据之前撷取该移位寄存单元中的数据。
16.如权利要求15所述的发光二极管的驱动系统，其特征在于，该第二闩锁信号是根据该致能信号产生，且该第二闩锁信号在该失能时间中致能，使该第二数据储存单元在该失能时间中撷取该第一数据储存单元中的数据。
17.如权利要求15所述的发光二极管的驱动系统，其特征在于，该发光二极管驱动电路包括: 一第二 R锁信号产生单元，耦接于第二数据储存单元，该第二 R锁信号产生单元根据该致能信号输出该第二闩锁信号至该第二数据储存单元，使该第二数据储存单元撷取该第一数据储存单元中的数据。
18.如权利要求15所述的发光二极管的驱动系统，其特征在于，该发光二极管驱动电路包括:一第二 R锁信号产生单元，耦接于第二数据储存单元，该第二 R锁信号产生单元根据该致能信号与该第一闩锁信号的组合输出该第二闩锁信号至该第二数据储存单元，使该第二数据储存单元撷取该第一数据储存单元中的数据。
19.如权利要求15所述的发光二极管的驱动系统，其特征在于，该发光二极管驱动电路包括: 一第二 R锁信号产生单元，耦接于第二数据储存单元，该第二 R锁信号产生单元根据该致能信号与一时脉信号的组合输出该第二闩锁信号至该第二数据储存单元，使该第二数据储存单元撷取该第一数据储存单元中的数据。
20.如权利要求15所述的发光二极管的驱动系统，其特征在于，该发光二极管驱动电路包括: 一第二 R锁信号产生单元，耦接于第二数据储存单元，该第二 R锁信号产生单元根据该第一闩锁信号与一时脉信号的组合输出该第二闩锁信号至该第二数据储存单元，使该第二数据储存单元撷取该第一数据储存单元中的数据。
21.如权利要求15所述的发光二极管的驱动系统，其特征在于，该驱动单元包括至少一逻辑门与一驱动输出电路，该逻辑门的两个输入端分别耦接于该致能信号与该第二数据储存单元的输出，该逻辑门的输出端耦接该驱动输出电路。
22.如权利要求15所述的发光二极管驱动系统，其特征在于，该驱动单元的该失能时间是由该致能信号决定。
23.一种发光二极管驱动电路，适用于驱动至少一发光二极管，其特征在于，包括: 一移位寄存单元，用以接收关联于一亮度设定值相关的数据； 一第一数据储存单元，耦接于该移位寄存单元，依据一第一闩锁信号撷取该移位寄存器中的数据； 一第二数据储存单元，耦接于该第一数据储存单元，依据一第二闩锁信号撷取该第一数据储存单元中的数据； 一闩锁信号产生单元，耦接于该第一数据储存单元与该第二数据储存单元，根据一闩锁信号与一时脉信号的组合输出该第一闩锁信号至该第一数据储存单元与该第二闩锁信号至该第二数据储存单元；以及 一驱动单元，耦接于该第二数据储存单元，根据该第二数据储存单元所储存的值以及一致能信号决定该多个发光二极管的一发光时间； 其中，该第一数据储存单元在该第二数据储存单元撷取该第一数据储存单元中的数据之前撷取该移位寄存单元中的数据。
24.如权利要求23所述的发光二极管驱动电路，其特征在于，该闩锁信号是由一外部电路提供。
25.如权利要求23所述的发光二极管驱动电路，其特征在于，该闩锁信号是由一内部电路产生。
26.如权利要求23所述的发光二极管驱动电路，其特征在于，该驱动单元包括至少一逻辑门与一驱动输出电路，该逻辑门的两个输入端分别耦接于该致能信号与该第二数据储存单元的输出，该逻辑门的输出端耦接该驱动输出电路。
【文档编号】H05B37/02GK103687162SQ201210372251
【公开日】2014年3月26日 申请日期:2012年9月28日 优先权日:2012年9月14日
【发明者】郭俊廷, 林俊甫, 谢政翰 申请人:明阳半导体股份有限公司