Iii族氮化物器件及形成iii族氮化物器件的方法
【专利说明】111族氮化物器件及形成111族氮化物器件的方法
[0001]本申请是国家申请号为201080030524.5 (国际申请号PCT/US2010/034579，国际申请日2010年5月12日，发明名称“高电压III族氮化物半导体器件”)之申请的分案申请。
技术领域
[0002]本发明涉及一种在III族氮化物半导体上制造的半导体器件。
【背景技术】
[0003]对于高功率电子应用来说，III族氮化物基器件具有很多超过硅基器件的潜在材料优势。其中，这些优势可以包括较大的带隙和击穿场，在二维电子气(2DEG)中的高电子迀移率和低热产生电流。然而，对III族氮化物半导体来说，大的同质衬底仍未广泛使用。目前，仍然在合适的非III族氮化物衬底上通过异质外延来生长III族氮化物膜。
[0004]通常用于支撑III族氮化物膜的衬底是碳化硅、蓝宝石或硅。可以采用分子束外延(MBE)或金属氧化物化学气相沉积(MOCVD)来执行异质外延，并且近来利用氢化物气相外延(HVPE)。通过异质外延会难以生长高质量的厚氮化镓层；因此，典型地，氮化镓中的高电压器件是仅有几微米厚的氮化镓层的横向器件。在电极不隔开相对大的距离的情况下，会难以在横向器件中容纳大的电压。对于在FET中横跨源/栅以及漏或者在二极管中横跨阳极和阴极的大阻挡电压来说，需要承受电压的电极之间的间隔可以是大的。例如，IkV器件可以具有间隔1ym或更大的栅-漏电极。这能够使高电压横向器件具有比等效的垂直器件更大的面积。因而，商业上，衬底成本变成重要的问题。
[0005]为了降低成本，硅是用于III族氮化物最期望的衬底。但是由于硅和氮化镓之间大的晶格和热失配，在器件结构中能够必需包括成核和应力管理层。这些通常称作缓冲层并且由能够包括超晶格的AlxGahN层组成的层，在作为深陷阱或掺杂剂的大量的点缺陷一起，能够具有高密度的穿透位错和其他延伸缺陷。甚至对于晶格失配的衬底来说，合适的缓冲层可以在缓冲层上导致可接受质量的膜。但是缓冲层内的层在带隙中能够具有高浓度的缺陷水平。由于在这些层中的电子俘获，带隙缺陷水平能够引起分散或的电流崩塌，由于在这些层中载流子生成，带隙缺陷水平能够导致高漏极偏置处的电流泄漏，因此降低器件的击穿电压。
[0006]图1示出用于将电子限制到沟道的方法。图1(a)的III族氮化物堆叠是用于阳离子面上的η沟道器件的，目前优秀形式的III族氮化物结构用于制造ΗΕΜΤ。该堆叠能够用于形成在其中外部偏置调制有源层中的场和电流的横向器件。该器件结构包括其上具有缓冲层102的衬底101，缓冲层102可以包括由异质外延生长的成核和应力管理层。包括具有2DEG 104的沟道层103的有源层位于缓冲层102上。势皇层105位于沟道层103的相对于缓冲层102的相反侧，所述势皇层105的偶极子电荷能够形成2DEG并将电子限制在沟道层。绝缘和金属化层被沉积并被构图以形成器件(未示出)。
[0007]参考图1(b)，是从沟道层至缓冲层的导带边(AEc)的台阶。正如在沿着平面YY1的能带图中所示的，只要势皇高度大于电子碰撞其上的能量，那么缓冲层中的较高导带边能够防止载流子注入和俘获在缓冲层中。具有小于势皇高度的能量的电子el在势皇处被反射回去(示意性轨迹rjPr’ 而具有大于势皇的能量的电子％注入到势皇中，其中电子％可以被俘获(示意性轨迹r’ 2)或由位于势皇另一侧上的衬底接触来收集(示意性轨迹r"2)。图1(b)仅示出在缓冲层中的俘获过程。然而，在缓冲层中形成深能级的缺陷也扩散进入沟道层，其中它们可以容易地俘获电子并引起电流崩塌。
【发明内容】
[0008]一方面，描述了一种II1-N器件，其具有缓冲层、在所述缓冲层上的第一 II1-N材料层、在所述第一 II1-N材料层上相对于所述缓冲层的相反侧上的第二 II1-N材料层和位于所述缓冲层和沟道层之间的分散阻挡层。所述第一 II1-N材料层是沟道层且在所述第一II1-N材料层和所述第二 II1-N材料层之间的组分差异使得在所述第一 II1-N材料层中感生出2DEG沟道。在所述沟道层和所述分散阻挡层界面处的负电荷薄片或分布将电子限制为远离该缓冲层。
[0009]在另一方面，描述了一种集成电路。所述电路包括II1-N器件，其中II1-N器件是增强模式晶体管或耗尽模式晶体管并且电连接至二极管、电阻器或电容器中的一个。
[0010]器件的实施例可以包括一个或多个下列特征。在分散阻挡层中的最下面的导带最小值可以高于沟道层中最高的被占据的导带最小值。该分散阻挡层可以配置为在器件工作期间将电子限制在沟道层。该器件可以包括位于该分散阻挡层和该缓冲层之间的隔离层。分散阻挡层可以具有大于隔离层的铝浓度。该沟道层可以由第一 III族氮化物合金组成，并且该隔离层由第二 III族氮化物合金组成，其中该第一 III族氮化物合金和该第二 III族氮化物合金彼此具有10%内的铝摩尔分数。该沟道层的材料可以是非故意掺杂的且隔离层可以被补偿或过补偿。该隔离层可以由III族氮化物三元合金组成。该隔离层可以由
O< X < 0.3的AlxGahN组成。该分散阻挡层可以是与沟道层相邻的具有负极化电荷的薄片或层的三元III族氮化物合金层。该分散阻挡层可以包括AlxInyGai_x_yN，其中y < x且0< (x+y) <1。分散阻挡层的比缓冲层更靠近沟道层的部分能够具有比分散阻挡层的靠近缓冲层的部分高的铝组分。该分散阻挡层能够具有缓变的铝浓度。该分散阻挡层可以具有阶梯状的铝浓度。三元III族氮化物合金层的组分可以是缓变的，且该三元III族氮化物合金层能够被故意补偿。Fe、C、Mg、Zn或Be或受主的任意组合或两性掺杂剂能够补偿III族氮化物层。该器件能够包括由Fe、C、Mg、Zn或Be或受主的任意组合或两性掺杂剂掺杂的隔离层。该器件能够包括源极接触、漏极接触和栅极，其中该栅极与第二 II1-N材料层相邻，该源极接触和漏极接触与2DEG电接触，并且该器件是增强模式FET。该器件能够包括源极接触、漏极接触和栅极，其中该栅极与第二 II1-N材料层接触，该源极接触和漏极接触与2DEG进行电接触，并且该器件是耗尽模式FET。该器件可以包括利用III族氮化物堆叠形成肖特基势皇的阳极以及与2DEG电接触的阴极，其中该器件是二极管。当在工作中，该器件可以具有如下导通电阻增加率，在300V以上电压的切换操作下所述导通电阻增加率小于10%。在工作中，该器件可以具有小于5%的导通电阻增加率。在工作中，该器件可以具有包括小于2%的导通电阻增加率的操作。在工作中，该器件可以具有如下导通电阻增加率，在1200V以上电压处的切换操作下所述导通电阻增加率小于5%。该沟道层可以具有小于I微米的厚度，如小于0.5微米或小于0.05微米。所有II1-N层的组合厚度可以是大约2微米或更小，并且当用于其中器件至少阻挡300V的应用中时，该器件能够显示出小于20%的分散。所有II1-N层的组合厚度可以是大约2.5微米或更小，并且当用于其中器件至少阻挡600V的应用中时，该器件可以显示出小于20%的分散。所有II1-N层的组合厚度可以是大约3微米或更小，并且当用于其中器件至少阻挡1200V的应用中时，该器件可以显示出小于20%的分散。该器件可以包括缓冲层的与分散阻挡层相反侧上的衬底，其中该衬底包括碳化硅、蓝宝石或基本纯净的硅中的任一种。
[0011]这里描述的一个或多个实施例可以提供下列优点中的一个。防止由缓冲层中的陷阱引起的电流崩塌的一种方案是生长厚的(> 2um)GaN沟道层以将2DEG中的电子与缓冲层中的缺陷分离。然而，当这种方案对于在碳化硅或蓝宝石衬底上生长的晶体管是合适的方法时，其会难以在硅衬底上生长厚的连续氮化镓层。因而，这里所描述的器件和方法不需要厚的沟道层。而是，可以使用具有小于0.5微米厚度，诸如小于0.2微米的沟道层。除了俘获和电流崩塌之外，在制造GaN器件中的另一主要挑战是产生绝缘的缓冲层。可以向缓冲层添加诸如铁(Fe)、碳(C)或镁(Mg)的一个或多个类型的故意杂质以补偿非故意的杂质以便使缓冲层半绝缘。然而，使用故意杂质必须小心地管理并且与对降低电流崩塌的需要进行平衡。例如，除了形成2-DEG的AlGaN/GaN界