+2级GOA单元的水平扫描线(G (N+2));第十四晶体管PT14的漏极接入第一电压信号VHl，第十四晶体管PT14的源极连接第N级下拉控制信号点(P(N))0
[0058]此外，为了减少第N级栅极信号点(Q(N))与第一电容器Cl之间的漏电流，设置第十五晶体管PT15满足该要求，具体的第十五晶体管PT15的栅极连接第二电压信号VL2，使得第十五晶体管为常开状态，且其漏极和源极分别连接第N级栅极信号点(Q(N))和第一电容器Cl。
[0059]请参阅图6，图6是图5中第N级GOA单元在All Gate On阶段和正常显示阶段相关信号的波形示意图。
[0060]如图6所示，在All Gate On阶段时，四个脉冲信号，CK(N_2)、CK(N-1)、CK(N)、CK(N+1)均为高电平电位，此时由于全开控制信号(GAS)为低电平电位，使得第一晶体管PTl和第十二晶体管PT12导通，第N级下拉控制信号点(P(N))为第一电压信号VH1，其为高电位，使得第七晶体管PT7和第八晶体管PT8截止，第N级水平扫描线(G(N)为全开控制信号(GAS)，处于充电状态，能够打开该行扫描线。
[0061]同理可知，在All Gate On阶段时，由于本发明提供的GOA电路中每级GOA单元均有相似的电路结构，具体在于四个脉冲信号的连接方式不同，该四个脉冲信号为占空比分别为1/4的脉冲周期，且相邻的脉冲信号间隔设置，即CK(N)与CK(N+4i)为相同的脉冲信号，i 为整数。如 CK(N-2)、CK(N-1)、CK(N)、CK(N+1)分别与 CK(N+2)、CK(N+3)、CK(N+4)、CK(N+5)为相同的脉冲信号。因此每级GOA单元在全开控制信号(GAS)的作用下均能实现对应的扫描线处于充电或打开状态，以实现All Gate On功能。
[0062]继续参阅图6所示，在All Gate On阶段后进入正常显示阶段(图6中示例为Display Properly)，全开控制信号(GAS)在该阶段为高电平，其可分为图6中1_5共五个区间，实现第N级GOA单元的上拉控制、上拉维持、上拉、下拉和下拉维持(其中帧开始信号为STV信号)。
[0063]结合图5所示，以正向扫描驱动为例进行说明，即U2D信号为低电位，D2U信号为高电位。其中，第I区间为上拉控制区间，上拉控制模块510接收前一级GOA单元即第N-2级GOA单元的水平扫描线(G(N-2))的信号，或前一级GOA单元的级传信号STN(N_2)，其为低电位，由于正向扫描驱动，第三晶体管PT3打开，且其漏极为低电位，此时CK (N-2)也为低电位，使得第五晶体管PT5打开，进而第N级栅极信号点(Q(N))为低电位。由于此时第一时钟信号CK(N)为高电平，即使上拉模块520将第一时钟信号CK(N)传递至第N级水平扫描线也不能对第N级水平扫描线充电；同时即使级传模块300将第一时钟信号CK(N)传递至下一级GOA单元也不能影响下一级GOA单元中各节点电位的变化，能够使得GOA电路更稳定。
[0064]此外第十三晶体管PT13和第十四晶体管PT14打开，使得第N级下拉控制信号点(P(N))为第一电压信号VHl，其为高电位，第七晶体管PT7和第八晶体管PT8截止，使得第N级GOA单元中各节点电位稳定。
[0065]其中，第2区间为上拉维持区间，此时第四脉冲信号CK(N_2)为高电平，第五晶体管PT5和第十四晶体管PT14截止，该GOA单元中各节点的电位基本不变。
[0066]其中，第3区间为上拉区间，此时第一时钟信号CK(N)为低电平，由于第十五晶体管PT15是常开状态，使得第六晶体管PT6将第一时钟信号CK (N)传递至第N级水平扫描线(G(N))，以打开该级水平扫描线。
[0067]可以理解的是，级传模块300中的第二晶体管将第一时钟信号CK(N)作为级传信号STN(N)传递至下一级GOA单元，即第N+2级GOA单元的上拉控制电路。
[0068]其中，第4区间为下拉区间，此时第九晶体管PT9将第二时钟信号CK(N+1)的低电位信号传递至第十一晶体管PTll的栅极，第十一晶体管PTll为导通状态，将第二电压信号VL2的低电位传递至第N级下拉控制信号点(P (N))，使得第七晶体管PT7和第八晶体管PT8导通，进而第N级栅极信号点(Q(N))和第N级水平扫描线(G(N))均为第一电压信号VHl的高电位，使得第N级水平扫描线(G(N))为截止状态。
[0069]其中，第5区间为下拉维持区间，此时第二时钟信号CK(N+1)为高电平，进而第十一晶体管PTll截止，该级GOA单元中各节点电位基本不变，直至下一帧图像需要该级水平扫描线驱动时重新进入正常显示阶段的I至5区间。
[0070]可以理解的，在All Gate on阶段后进入正常显示时，需要将各级水平扫描线复位，使之为截止或关闭状态，其中图6中O区间为复位区间，通常控制第N级下拉控制信号点(P (N))为低电位，使得第七晶体管PT7和第八晶体管PT8导通，进而将第一电压信号VHl的高电位分别传递至第N级栅极信号点(Q(N))和第N级水平扫描线(G(N))。
[0071 ] 其中，图6中还示出了第N+2级GOA单元中第N+2级下拉控制信号点(P (N+2))和第N+2级水平扫描线(G(N+2))在All Gate On阶段和正常显示阶段时的电位变化。具体的，在All Gate On阶段由于全开控制信号(GAS)的影响，其为低电位以打开该行的水平扫描线用于清除残留电位；在正常显示阶段，其前一级GOA单元即第N级GOA单元正常显示后，第四时钟信号CK(N-2)(其与CK(N+2)相同)为低电平时，打开该行的水平扫描线，以进行该行扫描线连接的像素单元的正常灰阶显示。
[0072]其中，若第N级GOA单元工作在反向扫描驱动时，则正向扫描信号(U2D)为高电位，反向扫描信号(D2U)为低电位，每级GOA单元电路中各节点变化具有与上述正向扫描驱动时的变化相似，此处不再赘述。
[0073]其中，在其他实施方式中，上述GOA电路中每个晶体管还可以是N型结型场效应管、P型金属-氧化物-半导体场效应管(MOS-FET)、N型金属-氧化物-半导体场效应管。当晶体管为P型时，各节点的电位与上述正向扫描驱动时的电位变化相同；晶体管为N型时，各节点的电位与上述正向扫描驱动时的电位变化相反，且第一电压信号VHl和第二电压信号VL2也与上述正向扫描驱动时的电位相反，即当晶体管为N型时，第一电压信号VHl为低电平，第二电压信号VL2为高电平，此处不再赘述。
[0074]请参阅图7，图7是本发明提供的一种显示装置一实施方式的结构示意图。该显示装置70包括上述本发明提供的一种GOA电路。
[0075]具体的，该显示装置70是液晶显示器或发光二极管显示器(LED显示器)，其包括显示面板710和上述本发明提供的一种GOA电路720。
[0076]请参阅图8，图8是本发明提供的GOA电路的驱动方法一实施方式的流程示意图。其中图8中的GOA电路与上述显示装置中包括的GOA电路720具有相同的结构和作用，SP与上述本发明提供的一种GOA电路相同，该驱动方法包括以下步骤:
[0077]步骤801:将GOA电路设置为多个级联的GOA单元，且设置第N级GOA单元用于对显示装置的显示区域的第N级水平扫描线(G(N))充电；
[0078]步骤802:在All Gate On阶段时，将第N级水平扫描线(G(N))连接一全开控制信号(GAS)，以实现在全开控制信号(GAS)的作用下所有GOA单元对应的水平扫描线均为充电状态；
[0079]其中N为大于或等于I的正整数。
[0080]其中，步骤802中将第N级水平扫描线(G (N))连接一全开控制信号(GAS)的步骤进一步包括:将第一晶体管的栅极与源极短接并接入全开控制信号(GAS)，同时将第一晶体管的漏极与第N级水平扫描线(G(N))连接。
[0081]可以理解的是，若第一晶体管为P型晶体管，且全开控制信号(GAS)为低电平时，则第一晶体管导通，且其漏极与源极的电位相同为全开控制信号(GAS)的低电平，此时第N级水平扫描线(G(N))也是低电平，使其为充电状态或打开状态。
[0082]进一步的，在All Gate On阶段后，设置全开控制信号(GAS)为高电平，以用于GOA单元的正常显示。
[0083]其中，在步骤802之后，该驱动方法还进一步包括以下步骤:
[0084]在正常显示阶段时，将第N级上拉控制模块输出上拉控制信号至第N级栅极信号点(Q(N))；
[0085]上拉模块响应上拉控制信号将第一时钟信号(CK(N))输出至第N级水平扫描线(G(N));
[0086]当第N级水平扫描线(G(N))响应第一时钟信号(CK(N))充电后，第N级下拉维持模块将第二时钟信号(CK(N+1)或第三时钟信号(CK(N-1))输出至第N级下拉控制信号点(P(N));
[0087]下拉模块根据第N级下拉控制信号点(P(N))的电位，将第一电压信号分别传递至第N级栅极信号点(Q(N))和第N级水平扫描线(G(N))以实现第N级水平扫描线(G(N))的关闭状态；
[0088]第N级下拉维持模块继续响应第二时钟信号(CK (N+1)或第三时钟信号CK (N-1))维持第N级水平扫描线(G(N))为关闭状态。
[0089]其中，第N级上拉控制模块、第N级上拉模块、第N级下拉模块和第N级下拉维持模块与上述GOA电路中第N级上拉控制模块410、第N级上拉模块420、第N级下拉模块430和第N级下拉维持模块440相同，其能够对应执行在正常显示阶段时每个模块的功能，此时不再赘述。
[0090]其中，在正常显示阶段时，将